Faculty Profiles - EDAHIRO Masato

Papers - EDAHIRO Masato

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Automatic synthesis of the inter-processor communication implementation for hetero multiprocessor systems

ISHIDA Yukihito, ANDO Yuki, HONDA Shinya, TAKADA Hiroaki, EDAHIRO Masato

IEICE technical report Vol. 113 ( 325 ) page： 63 - 68 2013.11

Language：Japanese Publisher：The Institute of Electronics, Information and Communication Engineers

This paper introduces an automatic synthesis technique of inter-processor communication for System-on-chip with heterogeneous multiprocessors. Along with the increase in the use of heterogeneous multiprocessors such as FPGAs with processor cores, the cost for design and implement of the inter-processor communication becomes a problem. Focusing on that typical heterogeneous multiprocessors have inter-processor interrupts and shared memories, we propose an implementation of inter-processor communication using them. In order to increase the design efficiency, we also propose a method that automatically generates the inter-processor communication for target systems. The case study shows that automatically generated inter-processor communication exactly runs on the system with heterogeneous multiprocessors.

System-level design method considering the interrupt processing

ANDO Yuki, ISHIDA Yukihito, HONDA Shinya, TAKADA Hiroaki, EDAHIRO Masato

Technical report of IEICE. VLD Vol. 113 ( 320 ) page： 119 - 124 2013.11

Language：Japanese Publisher：The Institute of Electronics, Information and Communication Engineers

We propose a system level design methodology for control systems that have both input and output by abstraction of interrupt handling. Since control systems are increasing their complexity, the designers have to design them on higher level of abstraction to increase design efficiency. System level design is known as one of the way to realize that. However, they cannot handle control systems because they do not consider interrupt handling. We propose a model that deals with control systems at system level by abstraction of interrupt handling. The case study shows that our proposing model has few overhead on memory usage and execution time.

System-level design method considering the interrupt processing

ANDO Yuki, ISHIDA Yukihito, HONDA Shinya, TAKADA Hiroaki, EDAHIRO Masato

IEICE technical report. Dependable computing Vol. 113 ( 321 ) page： 119 - 124 2013.11

Language：Japanese Publisher：The Institute of Electronics, Information and Communication Engineers

単方向1:1高速同期機構を用いた組込み制御並列化

中村陸 , 荒川文男 , 枝廣正人

情報処理学会研究報告. [システムソフトウェアとオペレーティング・システム] Vol. 2013 ( 11 ) page： 1 - 6 2013.11

Language：Japanese Publisher：一般社団法人情報処理学会

組込み制御領域において,マルチ・メニーコア化とこれを活用するための制御ソフトウェアの並列化が進められている.しかし期待される処理性能のボトルネックとして,タスクスケジューリングやプロセッサ間通信のオーバヘッドが存在する.1 コア 1 タスクに静的割付けし,単方向 1:1 高速同期機構による通信を用いることで,モータ制御モデルを用いた性能評価において,メニーコア向け高機能 OS 利用と比較して通信時間を 25 分の 1 とし,実行サイクルを逐次実行よりも 25% 程度低減することができた.

単方向1:1高速同期機構を用いた組込み制御並列化

中村陸 , 荒川文男 , 枝廣正人

情報処理学会研究報告. EMB, 組込みシステム Vol. 2013 ( 11 ) page： 1 - 6 2013.11

Language：Japanese Publisher：一般社団法人情報処理学会

マルチレート制御モデルのイベントドリブンプロセッサ実装

大川禎 , 枝廣正人

情報処理学会研究報告. EMB, 組込みシステム Vol. 2013 ( 2 ) page： 1 - 7 2013.9

Language：Japanese Publisher：一般社団法人情報処理学会

近年,マルチコア・メニーコアが組込みシステムにおいても主流となりつつある.また,制御システムの大規模複雑化による開発工数の増大が課題となっている.そのため,メニーコアであるイベントドリブンプロセッサを用い,タスクをコアに対応させることで制御モデルの実装を行うことを考える.これにより,同一コア内でのタスクスケジューリングが不要となり,開発工数の削減が期待できる.このとき,複数の制御周期が混在するマルチレートモデル,特に制御周期が動的に変化する場合が課題となる.本論文ではマルチレート制御モデルをイベントドリブンプロセッサに実現する手法を提案し,ベンチマークとして制御モデルを実装することで,提案手法の有効性を評価した.

差分方程式の解析的な並列化とそのモデリング

鈴木悠太 , 枝廣正人

情報処理学会研究報告. EMB, 組込みシステム Vol. 2013 ( 1 ) page： 1 - 8 2013.9

Language：Japanese Publisher：一般社団法人情報処理学会

本研究では,組込み制御システムにおいて近年研究が進められているモデルベース並列化に着目し,制御系の離散実装時に多くあらわれる差分方程式に対して,並列化前後の誤差を 0 にする,前進差分型・後退差分型の各並列化手法とそのモデリング手法を提案する.提案手法を用いて MATLAB/Simulink で記述された実際のモータ制御モデルを並列設計し,前進差分型と比較して後退差分型の並列性の性能向上を示すと共に,従来経験的に与えられていた遅延要素の初期値設定に関して,解析的な導出方法を提案する.従来のアプローチを適用できないモデルに対して,提案手法の有効性を実証する.

CSP理論にもとづいた制御モデルのマルチコア実装向けタスク割当て (コンピュータシステム組込み技術とネットワークに関するワークショップETNET2013)

大川禎, 枝廣正人, 久村孝寛

電子情報通信学会技術研究報告 : 信学技報 Vol. 112 ( 481 ) page： 133 - 138 2013.3

Language：Japanese Publisher：一般社団法人電子情報通信学会

近年,マルチコア・メニーコアが組込みシステムにおいても主流となりつつある.また,制御処理を記述する上で有効なソフトウェアモデルとして,CSP (Communicating Sequential Processes)があげられる.本論文では,汎用マイクロコントローラベースのマルチコアシステムをターゲットとし,CSPにより記述されたモーター制御モデルの実装を行い,実行時間が最小となるタスク割当てパターンを非線形計画問題によって発見した.また,従来手法から得られたタスク割り当てパターンと性能比較を行った結果,従来手法に比べ15%性能を改善することができた.

CSP理論にもとづいた制御モデルのマルチコア実装向けタスク割当て (ディペンダブルコンピューティング組込み技術とネットワークに関するワークショップETNET2013)

大川禎, 枝廣正人, 久村孝寛

電子情報通信学会技術研究報告 : 信学技報 Vol. 112 ( 482 ) page： 133 - 138 2013.3

Language：Japanese Publisher：一般社団法人電子情報通信学会

Cyber-Physical Systems and LSI Design Technologies

KATO Shinpei, EDAHIRO Masato

Technical report of IEICE. VLD Vol. 112 ( 451 ) page： 67 - 69 2013.3

Language：Japanese Publisher：The Institute of Electronics, Information and Communication Engineers

Our society faces a core challenge to societal problems, including environmental pollution and aging population, and industrial problems. This raises the need of integrated infrastructure systems that bring innovations to both the society and industrial technology. One of such systems is a cyber-physical systems (CPS), which tightly coordinates computation and communication with real-world elements. CPS represents multidisciplinary computer systems and its systematic model has not been well explored. Each individual technology of CPS also faces a core challenge to meet the performance and functional requirements. In this paper. we argue a possible research direction of applying LSI design technologies to CPS in terms of optimization problems of platforms and applications, introducing cutting-edge CPS technology in the state of the art.

A Channel-based Communication/Synchronization Model for SW-HW Multitasking on Dynamically Partially Reconfigurable FPGAs (VLSI設計技術)

Jozwik Krzystof, Honda Shinya, Edahiro Masato, Tomiyama Hiroyuki, Takada Hiroaki

電子情報通信学会技術研究報告 : 信学技報 Vol. 112 ( 375 ) page： 135 - 140 2013.1

A Channel-based Communication/Synchronization Model for SW-HW Multitasking on Dynamically Partially Reconfigurable FPGAs (リコンフィギャラブルシステム)

Jozwik Krzystof, Honda Shinya, Edahiro Masato, Tomiyama Hiroyuki, Takada Hiroaki

電子情報通信学会技術研究報告 : 信学技報 Vol. 112 ( 377 ) page： 135 - 140 2013.1

A Channel-based Communication/Synchronization Model for SW-HW Multitasking on Dynamically Partially Reconfigurable FPGAs (コンピュータシステム)

Jozwik Krzystof, Honda Shinya, Edahiro Masato, Tomiyama Hiroyuki, Takada Hiroaki

電子情報通信学会技術研究報告 : 信学技報 Vol. 112 ( 376 ) page： 135 - 140 2013.1

Data Transfer Matters for GPU Computing

Fujii Yusuke, Azumi Takuya, Nishio Nobuhiko, Kato Shinpei, Edahiro Masato

2013 19TH IEEE INTERNATIONAL CONFERENCE ON PARALLEL AND DISTRIBUTED SYSTEMS (ICPADS 2013) page： 275 - 282 2013

GPU Implementations of Object Detection using HOG Features and Deformable Models

Hirabayashi, M; Kato, S; Edahiro, M; Takeda, K; Kawano, T; Mita, S

2013 IEEE 1ST INTERNATIONAL CONFERENCE ON CYBER-PHYSICAL SYSTEMS, NETWORKS, AND APPLICATIONS (CPSNA) page： 106 - 111 2013

Power and Performance of GPU-accelerated Systems: A Closer Look

Abe Yuki, Sasaki Hiroshi, Kato Shinpei, Inoue Koji, Edahiro Masato, Peres Martin

2013 IEEE INTERNATIONAL SYMPOSIUM ON WORKLOAD CHARACTERIZATION (IISWC 2013) page： 109 - + 2013

非対称数字表現に対する平均ハミング重みの最適化

スッパキットパイサーンウォラポン, 枝廣正人, 今井浩

電子情報通信学会技術研究報告. COMP, コンピュテーション Vol. 112 ( 93 ) page： 79 - 86 2012.6

Language：English Publisher：一般社団法人電子情報通信学会

本研究ではマルチスカラー倍算における非対称数字表現の平均的な効率を定める手法を提案する。マルチスカラー倍算は楕円曲線デジタル署名アルゴリズム(ECDSA)において最も計算時間を要する演算であるため、表現数字集合拡大をはじめ様々な研究がされている。表現数字集合を拡大するとマルチスカラー倍算は高速化されるが、前処理に長い時間を要する。そこで、我々は非対称数字表現を提案し、マルコフ連鎖やグラフ理論を利用して解析を行った。その結果、非対称数字表現は前処理を拡大数字集合ほど必要とせず、効率も高いと確認できた。

Implementation and evaluation of the AES/ADPCM on STP and FPGA with Behavioral Synthesis

ISHIDA Yukihito, SHIBATA Seiya, ANDO Yuki, HONDA Shinya, TAKADA Hiroaki, EDAHIRO Masato

IEICE technical report. Artificial intelligence and knowledge-based processing Vol. 112 ( 70 ) page： 77 - 82 2012.5

Language：Japanese Publisher：The Institute of Electronics, Information and Communication Engineers

Reconfigurable techniques are attracting attention as an alternative to dedicated hardware of SoC. We have evaluated FPGA and STP engine in order to confirm their performance whether they can substitute the dedicated hardware of SoC. We selected AES and ADPCM applications to compare the performance of FPGA and STP engine. The applications were synthesized with the same behavioral synthesis tools. Then, we implemented them onto FPGA and STP engine using the integrated development environments. For the evaluation, we compared them in terms of hardware area, the number of states, the number of cycles, frequency, and execution time.

Efficient Algorithms for Extracting Pareto-optimal Hardware Configurations in DEPS Framework

KAWASHIMA HIROTAKA, ZENG GANG, TAKASE HIDEKI, Masato Edahiro, Hiroaki Takada

情報処理学会論文誌論文誌トランザクション Vol. 5 ( 0 ) page： 133 - 142 2012

Language：English Publisher：一般社団法人情報処理学会

A dynamic energy performance scaling (DEPS) framework has been proposed as a generalization of dynamic voltage frequency scaling (DVFS). The DEPS framework selects an energy-optimal hardware configuration at runtime. To reduce runtime overhead, Pareto-optimal combinations of hardware configurations should be provided via DEPS profiling during the design phase. The challenge of DEPS profiling lies in extracting the Pareto-optimal combinations efficiently from the exponential search space. We propose two exact algorithms to reduce the number of calculations in DEPS profiling. These algorithms can be used with common search algorithms. We also propose a heuristic algorithm for searching Pareto-optimal configurations efficiently. Extensive experiments are performed, and they demonstrate that the proposed algorithms can complete DEPS profiling within a reasonable amount of time and generate optimal DEPS profiles. It is believed that the proposed algorithms will enable easy application of the DEPS framework in practice.

DOI： 10.2197/ipsjtsldm.5.133

Special Section on Discrete Mathematics and Its Applications

CHAO Jinhui, EDAHIRO Masato, FUJITO Toshihiro, HAGIHARA Kenichi, HANDA Keiichi, HIRAISHI Kunihiko, ITO Hiro, MAMBO Masahiro, MATSUI Tomomi, MIYANO Eiji, OKAMOTO Eiji, OSAWA Shingo, OKABE Yasuo, IMAI Keiko

IEICE transactions on fundamentals of electronics, communications and computer sciences Vol. 84 ( 5 ) page： 1093 2001.5

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