2022/03/30 更新

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イシハラ トオル
石原 亨
ISHIHARA Tohru
所属
大学院情報学研究科 情報システム学専攻 情報プラットフォーム論 教授
大学院担当
大学院情報学研究科
学部担当
情報学部 コンピュータ科学科
職名
教授
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メールアドレス
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学位 1

  1. 博士(工学) ( 2000年3月   九州大学 ) 

研究キーワード 1

  1. 省エネルギー計算, 低消費電力設計, 光コンピューティング

研究分野 2

  1. 情報通信 / 計算機システム  / 省エネルギー計算

  2. 情報通信 / 計算機システム  / 省エネルギー計算

経歴 9

  1. 名古屋大学   大学院情報学研究科  情報システム学専攻 情報プラットフォーム論   教授

    2018年10月 - 現在

  2. 京都大学   大学院情報学研究科  通信情報システム専攻   准教授

    2011年4月 - 2018年9月

  3. 九州大学   システムLSI研究センター   准教授

    2007年4月 - 2011年3月

  4. 九州大学   システムLSI研究センター   助教授

    2005年8月 - 2007年3月

  5. 米国富士通研究所   研究員

    2003年4月 - 2005年7月

  6. 東京大学   大規模集積システム設計教育研究センター   助手

    2000年4月 - 2003年4月

  7. 日本学術振興会   特別研究員(DC1)

    1997年4月 - 2000年3月

  8. 名古屋大学   大学院情報学研究科   教授

    2018年10月 - 現在

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    国名:日本国

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  9. 京都大学   大学院情報学研究科   准教授

    2011年4月 - 2018年9月

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    国名:日本国

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学歴 2

  1. 九州大学   大学院システム情報科学研究科   情報システム学専攻

    1995年4月 - 2000年3月

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    国名: 日本国

  2. 九州大学   工学部   情報工学科

    1991年4月 - 1995年3月

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    国名: 日本国

所属学協会 4

  1. 電子情報通信学会

    2008年5月 - 現在

  2. 情報処理学会

    1994年 - 現在

  3. IEEE Computer Society

  4. ACM

受賞 17

  1. 科学技術分野の文部科学大臣表彰 若手科学者賞

    2009年4月   文部科学省   マイクロプロセッサの省電力化に関する研究

    石原 亨

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    受賞国:日本国

  2. 丸文研究奨励賞

    2007年3月   丸文財団   ソフトウェア制御によるシステムLSIの低消費エネルギー化と微細化への対応

    石原 亨

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    受賞区分:出版社・新聞社・財団等の賞 

  3. 長尾真記念特別賞

    2010年5月   情報処理学会   コンピュータシステムの省エネルギー化に関する研究

    石原 亨

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    受賞区分:国内学会・会議・シンポジウム等の賞 

  4. 論文賞

    2013年5月   電子情報通信学会   Implementation of Stack Data Placement and Run Time Management Using a Scratch-Pad Memory for Energy Consumption Reduction of Embedded Applications

    Lovic Eric Gauthier, 石原 亨

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    受賞区分:国内学会・会議・シンポジウム等の賞 

  5. 論文賞

    2021年6月   電子情報通信学会   Methods for Reducing Power and Area of BDD-Based Optical Logic Circuits

    松尾亮祐、塩見準、石原亨、小野寺秀俊、新家昭彦、納富雅也

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    受賞区分:学会誌・学術雑誌による顕彰  受賞国:日本国

  6. 論文賞

    2018年6月   電子情報通信学会   Analytical Stability Modeling for CMOS Latches in Low Voltage Operation

    鎌苅竜也, 塩見準,石原亨,小野寺秀俊

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    受賞区分:国内学会・会議・シンポジウム等の賞 

  7. 情報処理学会創立40周年記念論文賞

    2000年3月   情報処理学会   DRAM/ロジック混載LSI向け高性能/低消費電力キャッシュ・アーキテクチャ

    井上弘士,石原亨,甲斐康司,村上和彰

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    受賞国:日本国

  8. ISLPED 1st Most Cited Paper Award

    2015年9月   IEEE/ACM International Symposium on Low Power Electronics and Design   Voltage scheduling problem for dynamically variable voltage processors

    Tohru Ishihara, Hiroto Yasuura

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    受賞区分:国際学会・会議・シンポジウム等の賞 

  9. IEEE SOCC Best Paper Award

    2016年9月   IEEE International System-on-Chip Conference   Minimum energy point tracking using combined dynamic voltage scaling and adaptive body biasing

    Shu Hokimoto, Tohru Ishihara, Hidetoshi Onodera

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    受賞区分:国際学会・会議・シンポジウム等の賞 

  10. Outstanding Paper Award

    2010年10月   Workshop on Synthesis And System Integration of Mixed Information technologies   Placing Static and Stack Data into a Scratch-Pad Memory for Reducing the Energy Consumption of Multi-task Applications

    Lovic Gauthier, Tohru Ishihara, Hideki, Hiroyuki,Hiroaki Takada

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    受賞区分:国際学会・会議・シンポジウム等の賞 

  11. Outstanding Paper Award

    2021年3月   Workshop on Synthesis And System Integration of Mixed Information technologies   An Accuracy Reconfigurable Multiply-Accumulate Unit Based on Operand-Decomposed Mitchell’s Multiplier

    L. Hou, Y. Masuda, T. Ishihara

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    受賞区分:国際学会・会議・シンポジウム等の賞 

  12. 情報処理学会システムLSI設計技術研究会優秀論文賞

    2016年9月   情報処置学会システムLSI設計技術研究会  

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    受賞区分:国内学会・会議・シンポジウム等の賞 

  13. 情報処理学会システムLSI設計技術研究会優秀論文賞

    2013年8月   情報処置学会システムLSI設計技術研究会  

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    受賞区分:国内学会・会議・シンポジウム等の賞 

  14. 情報処理学会システムLSI設計技術研究会優秀論文賞

    2002年7月   情報処置学会システムLSI設計技術研究会  

  15. LSI IPデザイン・アワード MeP賞

    2008年4月  

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    受賞区分:出版社・新聞社・財団等の賞 

  16. LSI IPデザイン・アワード IP優秀賞

    1999年5月  

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    受賞区分:出版社・新聞社・財団等の賞 

  17. 情報処理学会九州支部奨励賞

    1998年5月  

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論文 137

  1. An Accuracy Reconfigurable Vector Accelerator based on Approximate Logarithmic Multipliers 査読有り

    L. Hou, Y. Masuda, and T. Ishihara

    Proc. Asia and South Pacific Design Automation Conference (ASP-DAC)     頁: 568 - 573   2022年1月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

  2. Integration of Minimum Energy Point Tracking and Soft Real-Time Scheduling for Edge Computing 査読有り

    T. Komori, Y. Masuda, J. Shiomi, and T. Ishihara

    IEEE International Symposium on Quality Electronic Design     頁: 300 - 306   2021年4月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

  3. An Accuracy Reconfigurable Multiply-Accumulate Unit Based on Operand-Decomposed Mitchell’s Multiplier 査読有り

    Lingxiao Hou,Yutaka Masuda,Tohru Ishihara

    Proc. of 23rd Workshop on Synthesis And System Integration of Mixed Information technologies     2021年3月

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    担当区分:最終著者, 責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

  4. Optical-electronic implementation of artificial neural network for ultrafast and accurate inference processing 査読有り

    Naoki Hattori,Yutaka Masuda,Tohru Ishihara,Jun Shiomi,Akihiko Shinya,Masaya Notomi

    Proc. of AI and Optical Data Sciences II. International Society for Optics and Photonics   11703 巻   頁: 1E1 - 1E17   2021年3月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

    DOI: https://doi.org/10.1117/12.2577966

    DOI: https://doi.org/10.1117/12.2577966

  5. Critical Path Isolation and Bit-Width Scaling Are Highly Compatible for Voltage Over-Scalable Design 査読有り

    Y. Masuda,J. Nagayama,T. Y. Cheng,T. Ishihara,Y. Momiyama,M. Hashimoto

    Proc. of IEEE Design, Automation and Test in Europe Conference     2021年2月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

  6. A Synthesis Method Based on Multi-Stage Optimization for Power-Efficient Integrated Optical Logic Circuits 招待有り 国際誌

    Matsuo Ryosuke, Shiomi Jun, Ishihara Tohru, Onodera Hidetoshi, Shinya Akihiko, Notomi Masaya

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES   advpub 巻 ( 0 ) 頁: 1546 - 1554   2021年

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)   出版者・発行元:一般社団法人 電子情報通信学会  

    <p>Optical logic circuits based on integrated nanophotonics attract significant interest due to their ultra-high-speed operation. However, the power dissipation of conventional optical logic circuits is exponential to the number of inputs of target logic functions. This paper proposes a synthesis method reducing power dissipation to a polynomial order of the number of inputs while exploiting the high-speed nature. Our method divides the target logic function into multiple sub-functions with Optical-to-Electrical (OE) converters. Each sub-function has a smaller number of inputs than that of the original function, which enables to exponentially reduce the power dissipated by an optical logic circuit representing the sub-function. The proposed synthesis method can mitigate the OE converter delay overhead by parallelizing sub-functions. We apply the proposed synthesis method to the ISCAS'85 benchmark circuits. The power consumption of the conventional circuits based on the Binary Decision Diagram (BDD) is at least three orders of magnitude larger than that of the optical logic circuits synthesized by the proposed method. The proposed method reduces the power consumption to about 100 mW. The delay of almost all the circuits synthesized by the proposed method is kept less than four times the delay of the conventional BDD-based circuit.</p>

    DOI: 10.1587/transfun.2020kep0018

    Web of Science

    CiNii Research

  7. Neural Network Calculations at the Speed of Light Using Optical Vector-Matrix Multiplication and Optoelectronic Activation 招待有り 国際誌

    Hattori Naoki, Shiomi Jun, Masuda Yutaka, Ishihara Tohru, Shinya Akihiko, Notomi Masaya

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES   advpub 巻 ( 0 ) 頁: 1477 - 1487   2021年

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)   出版者・発行元:一般社団法人 電子情報通信学会  

    <p>With the rapid progress of the integrated nanophotonics technology, the optical neural network architecture has been widely investigated. Since the optical neural network can complete the inference processing just by propagating the optical signal in the network, it is expected more than one order of magnitude faster than the electronics-only implementation of artificial neural networks (ANN). In this paper, we first propose an optical vector-matrix multiplication (VMM) circuit using wavelength division multiplexing, which enables inference processing at the speed of light with ultra-wideband. This paper next proposes optoelectronic circuit implementation for batch normalization and activation function, which significantly improves the accuracy of the inference processing without sacrificing the speed performance. Finally, using a virtual environment for machine learning and an optoelectronic circuit simulator, we demonstrate the ultra-fast and accurate operation of the optical-electronic ANN circuit.</p>

    DOI: 10.1587/transfun.2020kep0016

    Web of Science

    CiNii Research

  8. Low-Power Design Methodology of Voltage Over-Scalable Circuit with Critical Path Isolation and Bit-Width Scaling 招待有り 国際誌

    MASUDA Yutaka, NAGAYAMA Jun, CHENG TaiYu, ISHIHARA Tohru, MOMIYAMA Yoichi, HASHIMOTO Masanori

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   advpub 巻 ( 0 )   2021年

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)   出版者・発行元:一般社団法人 電子情報通信学会  

    <p>This work proposes a design methodology that saves the power dissipation under voltage over-scaling (VOS) operation. The key idea of the proposed design methodology is to combine critical path isolation (CPI) and bit-width scaling (BWS) under the constraint of computational quality, e.g., Peak Signal-to-Noise Ratio (PSNR) in the image processing domain. Conventional CPI inherently cannot reduce the delay of intrinsic critical paths (CPs), which may significantly restrict the power saving effect. On the other hand, the proposed methodology tries to reduce both intrinsic and non-intrinsic CPs. Therefore, our design dramatically reduces the supply voltage and power dissipation while satisfying the quality constraint. Moreover, for reducing co-design exploration space, the proposed methodology utilizes the exclusiveness of the paths targeted by CPI and BWS, where CPI aims at reducing the minimum supply voltage of non-intrinsic CP, and BWS focuses on intrinsic CPs in arithmetic units. From this key exclusiveness, the proposed design splits the simultaneous optimization problem into three sub-problems; (1) the determination of bit-width reduction, (2) the timing optimization for non-intrinsic CPs, and (3) investigating the minimum supply voltage of the BWS and CPI-applied circuit under quality constraint, for reducing power dissipation. Thanks to the problem splitting, the proposed methodology can efficiently find quality-constrained minimum-power design. Evaluation results show that CPI and BWS are highly compatible, and they significantly enhance the efficacy of VOS. In a case study of a GPGPU processor, the proposed design saves the power dissipation by 42.7% with an image processing workload and by 51.2% with a neural network inference workload.</p>

    DOI: 10.1587/transfun.2021vlp0002

    CiNii Research

  9. Integration of Minimum Energy Point Tracking and Soft Real-Time Scheduling for Edge Computing 招待有り 査読有り 国際誌

    Komori Takumi, Masuda Yutaka, Shiomi Jun, Ishihara Tohru

    PROCEEDINGS OF THE 2021 TWENTY SECOND INTERNATIONAL SYMPOSIUM ON QUALITY ELECTRONIC DESIGN (ISQED 2021)   2021-April 巻   頁: 300 - 306   2021年

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:日本語   掲載種別:研究論文(国際会議プロシーディングス)   出版者・発行元:Proceedings - International Symposium on Quality Electronic Design, ISQED  

    In the upcoming Internet of Things era, reducing energy consumption of embedded processors is highly desired. Minimum Energy Point Tracking (MEPT) is one of the most efficient methods to reduce both dynamic and static energy consumption of a processor. Previous works proposed a variety of MEPT methods over the past years. However, none of them incorporate their algorithms with practical real-time operating systems, although edge computing applications often require low energy task execution with guaranteeing real-time properties. The difficulty comes from the time complexity for identifying MEP and changing voltages, which often prevents real-time task scheduling. This paper proposes an approximated MEPT algorithm, which reduces the complexity of identifying MEP down to that of Dynamic Voltage and Frequency Scaling (DVFS). We also propose a task scheduling algorithm, which adjusts processor performance to the workload, and provides a soft real-time capability to the system. With these two methods, MEPT became a general task, and the operating system stochastically adjusts the average response time of a processor to be equal to a specified deadline. The experiments using a fabricated test chip show that the energy loss induced by the proposed algorithm is only 0.5% at most, and the algorithm does not sacrifice the fundamental real-time properties.

    DOI: 10.1109/ISQED51717.2021.9424343

    Web of Science

    Scopus

  10. Dynamic Verification of Approximate Computing Circuits using Coverage-based Grey-box Fuzzing 招待有り 査読有り

    Yoshisue Kazuki, Masuda Yutaka, Ishihara Tohru

    2021 IEEE 27TH INTERNATIONAL SYMPOSIUM ON ON-LINE TESTING AND ROBUST SYSTEM DESIGN (IOLTS)     2021年

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:日本語   掲載種別:研究論文(国際会議プロシーディングス)   出版者・発行元:Proceedings - 2021 IEEE 27th International Symposium on On-Line Testing and Robust System Design, IOLTS 2021  

    Approximate computing (AC) has recently emerged as a promising approach to the energy-efficient design of digital systems. For realizing the practical AC design, we need to verify whether the designed circuit can operate correctly under various operating conditions. Namely, the verification needs to efficiently find fatal logic errors or timing errors that violate the constraint of computational quality. This paper proposes a novel dynamic verification methodology of the AC circuit. The key idea of the proposed methodology is to incorporate a quality assessment capability into the Coverage-based Grey-box Fuzzing (CGF). CGF is one of the most promising techniques in the research field of software security testing. By repeating (1) mutation of test patterns, (2) execution of the program under test (PUT), and (3) aggregation of coverage information and feedback to the next test pattern generation, CGF can explore the verification space quickly and automatically. On the other hand, CGF originally cannot consider the computational quality by itself. For overcoming this quality unawareness in CGF, the proposed methodology additionally embeds the Design Under Test (DUT) mechanisms into the calculation part of computational quality. Thanks to the integration of CGF and DUT mechanism, the proposed framework realizes the quality-aware feedback loop in CGF and thus quickly enhances the verification coverage for test patterns that violate the quality constraint. In this work, we quantitatively compared the verification coverage of the approximate arithmetic circuits between the proposed methodology and the random test. In a case study of an approximate multiply-accumulate (MAC) unit, we experimentally confirmed that the proposed methodology achieves the target coverage three times faster than the random test.

    DOI: 10.1109/IOLTS52814.2021.9486690

    Web of Science

    Scopus

  11. Approximate Minimum Energy Point Tracking and Task Scheduling for Energy-Efficient Real-Time Computing 招待有り 国際誌

    KOMORI Takumi, MASUDA Yutaka, SHIOMI Jun, ISHIHARA Tohru

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   advpub 巻 ( 0 )   2021年

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)   出版者・発行元:一般社団法人 電子情報通信学会  

    <p>In the upcoming Internet of Things era, reducing energy consumption of embedded processors is highly desired. Minimum Energy Point Tracking (MEPT) is one of the most efficient methods to reduce both dynamic and static energy consumption of a processor. Previous works proposed a variety of MEPT methods over the past years. However, none of them incorporate their algorithms with practical real-time operating systems, although edge computing applications often require low energy task execution with guaranteeing real-time properties. The difficulty comes from the time complexity for identifying an MEP and changing voltages, which often prevents real-time task scheduling. The conventional Dynamic Voltage and Frequency Scaling (DVFS) only scales the supply voltage. On the other hand, MEPT needs to adjust the body bias voltage in addition. This additional tuning knob makes MEPT much more complicated. This paper proposes an approximate MEPT algorithm, which reduces the complexity of identifying an MEP down to that of DVFS. The key idea is to linearly approximate the relationship between the processor frequency, supply voltage, and body bias voltage. Thanks to the approximation, optimal voltages for a specified clock frequency can be derived immediately. We also propose a task scheduling algorithm, which adjusts processor performance to the workload and then provides a soft real-time capability to the system. The operating system stochastically adjusts the average response time of the processor to be equal to a specified deadline. MEPT will be performed as a general task, and its overhead is considered in the calculation of the frequency. The experiments using a fabricated test chip and on-chip sensors show that the proposed algorithm is a maximum of 16 times more energy-efficient than DVFS. Also, the energy loss induced by the approximation is only 3% at most, and the algorithm does not sacrifice the fundamental real-time properties.</p>

    DOI: 10.1587/transfun.2021vlp0007

    CiNii Research

  12. An Optical Accelerator for Deep Neural Network Based on Integrated Nanophotonics. 査読有り

    Jun Shiomi,Tohru Ishihara,Hidetoshi Onodera,Akihiko Shinya,Masaya Notomi

    Proc. of International Conference on Rebooting Computing     頁: 95 - 101   2020年12月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

  13. Variation-Tolerant Voltage Over-Scalable Design with Critical Path Isolation and Bit-Width Scaling 査読有り

    Y. Masuda,J. Nagayama,T. Y. Cheng,T. Ishihara,Y. Momiyama,M. Hashimoto

    Proc. of International Workshop on Logic and Synthesis     頁: 136 - 142   2020年7月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

  14. A Synthesis Method for Power-Efficient Integrated Optical Logic Circuits Towards Light Speed Processing. 査読有り

    Ryosuke Matsuo,Jun Shiomi,Tohru Ishihara,Hidetoshi Onodera,Akihiko Shinya,Masaya Notomi

    Proc. of IEEE Computer Society Annual Symposium on VLSI     頁: 488 - 493   2020年7月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

  15. Real-Time Minimum Energy Point Tracking Using a Predetermined Optimal Voltage Setting Strategy. 査読有り 国際共著

    Khyati Kiyawat,Yutaka Masuda,Jun Shiomi,Tohru Ishihara

    Proc. of IEEE Computer Society Annual Symposium on VLSI     頁: 415 - 421   2020年7月

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    担当区分:最終著者, 責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

  16. On-Chip Cache Architecture Exploiting Hybrid Memory Structures for Near-Threshold Computing 査読有り

    Hongjie Xu,Jun Shiomi,Tohru Ishihara,Hidetoshi Onodera

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E102-A 巻 ( 12 ) 頁: 1741 - 1750   2019年12月

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    担当区分:責任著者  

  17. Methods for Reducing Power and Area of BDD-Based Optical Logic Circuits 査読有り

    Ryosuke Matsuo,Jun Shiomi,Tohru Ishihara,Hidetoshi Onodera,Akihiko Shinya,Masaya Notomi

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E102-A 巻 ( 12 ) 頁: 1751 - 1759   2019年12月

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    担当区分:責任著者  

  18. An Optical Neural Network Architecture based on Highly Parallelized WDM-Multiplier-Accumulator 招待有り 査読有り

    Ishihara Tohru, Shiomi Jun, Hattori Naoki, Masuda Yutaka, Shinya Akihiko, Notomi Masaya

    PROCEEDINGS OF 2019 IEEE/ACM WORKSHOP ON PHOTONICS-OPTICS TECHNOLOGY ORIENTED NETWORKING, INFORMATION AND COMPUTING SYSTEMS (PHOTONICS2019)     頁: 15 - 21   2019年

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:日本語   出版者・発行元:Proceedings of PHOTONICS 2019: Photonics-Optics Technology Oriented Networking, Information, and Computing Systems - Held in conjunction with SC 2019: The International Conference for High Performance Computing, Networking, Storage and Analysis  

    Future applications such as anomaly detection in a network and autonomous driving require extremely low, submicrosecond latency processing in pattern classification. Towards the realization of such an ultra-fast inference processing, this paper proposes an optical neural network architecture which can classify anomaly patterns at sub-nanosecond latency. The architecture fully exploits optical parallelism of lights using wavelength division multiplexing (WDM) in vector-matrix multiplication. It also exploits a linear optics with passive nanophotonic devices such as microring resonators, optical combiners, and passive couplers, which make it possible to construct low power and ultra-low latency optical neural networks. Optoelectronic circuit simulation using optical circuit implementation of multi-layer perceptron (MLP) demonstrates sub-nanosecond processing of optical neural network.

    DOI: 10.1109/PHOTONICS49561.2019.00008

    Web of Science

    Scopus

  19. Multi-Level Optimization for Large Fan-In Optical Logic Circuits using Integrated Nanophotonics 査読有り

    Takumi Egawa, Tohru Ishihara, Hidetoshi Onodera, Akihiko Shinya, Shota Kita, Kengo Nozaki, Kenta Takata, Masaya Notomi

    Proc. of IEEE International Conference on Rebooting Computing     2018年11月

  20. A power minimization technique for arithmetic circuits by cell selection 査読有り

    Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera, Akihiko Shinya, Masaya Notomi

    Proc. of Photonics-Optics Technology Oriented Networking, Information, and Computing Systems     2018年10月

  21. Performance Modeling of VIA-switch FPGA for Device-Circuit-Architecture Co-Optimization 査読有り

    Tatsuhiro Higuchi, Tohru Ishihara, Hidetoshi Onodera

    Proc. of the 31st IEEE International System-on-Chip Conference     2018年9月

  22. Independent N-well and P-well Biasing for Minimum Leakage Energy Operation 査読有り

    Yosuke Okamura, Tohru Ishihara, Hidetoshi Onodera

    Proc. of the International Symposium on On-Line Testing and Robust System Design     頁: 177 - 182   2018年7月

  23. Maximizing Energy Efficiency of On-Chip Caches Exploiting Hybrid Memory Structure 査読有り

    Hongjie Xu, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera

    Proc. of the 28th International Symposium on Power and Timing Modeling, Optimization and Simulation     頁: 237 - 242   2018年7月

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    担当区分:責任著者  

  24. A Closed-Form Stability Model for Cross-Coupled Inverters Operating in Sub-Threshold Voltage Region 招待有り 査読有り

    Kamakari Tatsuya, Shiomi Jun, Ishihara Tohru, Onodera Hidetoshi

    2016 21ST ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC)     頁: 691 - 696   2016年

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:日本語  

    Web of Science

  25. Approximate Minimum Energy Point Tracking and Task Scheduling for Energy-Efficient Real-Time Computing 査読有り

    T. Komori, Y. Masuda, J. Shiomi, and T. Ishihara

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E105-A 巻 ( 3 ) 頁: 497 - 508   2022年3月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)  

  26. Low-Power Design Methodology of Voltage Over-Scalable Circuit with Critical Path Isolation and Bit-Width Scaling 査読有り

    Y. Masuda, J. Nagayama, T. Cheng, T. Ishihara, Y. Momiyama, and M. Hashimoto

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E105-A 巻 ( 3 ) 頁: 509 - 517   2022年3月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  27. A Synthesis Method Based on Multi-Stage Optimization for Power-Efficient Integrated Optical Logic Circuits 査読有り

    R. Matsuo, J. Shiomi, T. Ishihara, H. Onodera, A. Shinya, and M. Notomi,

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E104-A 巻 ( 11 ) 頁: 1546 - 1554   2021年11月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)  

  28. Neural Network Calculations at the Speed of Light Using Optical Vector-Matrix Multiplication and Optoelectronic Activation 査読有り

    N. Hattori, J. Shiomi, Y. Masuda, T. Ishihara, A. Shinya, and M. Notomi

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E104-A 巻 ( 11 ) 頁: 1477 - 1487   2021年11月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(学術雑誌)  

  29. デュアルOSと仮想化DVFSによるミックスドクリティカルシステムの消費エネルギー最小化

    小森工,増田豊,石原亨

    情報処理学会DA シンポジウム論文集     頁: 15 - 23   2021年9月

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    担当区分:責任著者   記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

  30. タスクのリアルタイム応答を保証する近似最小エネルギー点追跡 査読有り

    小森工,増田豊,塩見準,石原亨

    第34 回回路とシステムワークショップ論文集     頁: 178 - 183   2021年8月

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    担当区分:責任著者   記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

  31. Dynamic Verification of Approximate Computing Circuits using Coverage-based Grey-box Fuzzing 査読有り

    K. Yoshisue, Y. Masuda, and T. Ishihara

    IEEE 27th International Symposium on On-Line Testing and Robust System Design     2021年6月

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    担当区分:最終著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

  32. An Accuracy Reconfigurable Multiply-Accumulate Unit Based on Operand-Decomposed Mitchell’s Multiplier 査読有り

    Lingxiao Hou, Yutaka Masuda, Tohru Ishihara

    Proc. 23rd Workshop on Synthesis And System Integration of Mixed Information technologies     2021年3月

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    担当区分:最終著者, 責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  33. ファジングを用いた近似コンピューティング回路の品質検証手法の一検討

    吉末和樹, 増田豊, 石原亨

    情報処理研究報告 2020-SLDM-192(27)     2020年11月

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    担当区分:最終著者   記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

  34. クリティカルパス・アイソレーションとビット幅削減を用いた過電圧スケーリング向け省電力設計手法

    増田豊, 長山準, 鄭泰禹, 石原亨, 籾山陽一, 橋本昌宜

    情報処理学会 DAシンポジウム論文集     2020年9月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

  35. 集積ナノフォトニクスに基づく光ニューラルネットワークを対象とした回路アーキテクチャ探索

    服部直樹, 増田豊, 石原亨, 塩見準, 新家昭彦, 納富雅也

    第33回 回路とシステムワークショップ論文集     頁: 10 - 15   2020年8月

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    担当区分:責任著者   記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

  36. A Synthesis Method for Power-Efficient Integrated Optical Logic Circuits Towards Light Speed Processing 査読有り

    Matsuo Ryosuke, Shiomi Jun, Ishihara Tohru, Onodera Hidetoshi, Shinya Akihiko, Notomi Masaya

    2020 IEEE COMPUTER SOCIETY ANNUAL SYMPOSIUM ON VLSI (ISVLSI 2020)   2020-July 巻   頁: 488 - 493   2020年7月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)   出版者・発行元:Proceedings of IEEE Computer Society Annual Symposium on VLSI, ISVLSI  

    Optical logic circuits based on integrated nanophotonics attract significant interest due to their ultra-high-speed operation. However, the power dissipation of conventional optical logic circuits is exponential to the number of inputs of target logic functions. This paper proposes a synthesis method reducing power dissipation to a polynomial order of the number of inputs while exploiting the high-speed nature. Our method divides the target logic function into multiple sub-functions with Optical-to-Electrical (OE) converters. Each sub-function has a smaller number of inputs than that of the original function, which enables to exponentially reduce the power dissipated by an optical logic circuit representing the sub-function. The proposed synthesis method can mitigate the OE converter delay overhead by parallelizing sub-functions. We apply the proposed synthesis method to the ISCAS'85 benchmark circuits. The power consumption of the conventional circuits based on the Binary Decision Diagram (BDD) is at least three orders of magnitude larger than that of the optical logic circuits synthesized by the proposed method. The proposed method reduces the power consumption to about 100 mW. The delay of the circuits synthesized by the proposed method is kept less than four times the delay of the conventional BDD-based circuit.

    DOI: 10.1109/ISVLSI49217.2020.000-9

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    その他リンク: https://dblp.uni-trier.de/db/conf/isvlsi/isvlsi2020.html#MatsuoSIOSN20

  37. 集積ナノフォトニクスに基づく近似並列乗算器を用いた低レイテンシ光ニューラルネットワーク

    塩見準, 石原亨, 小野寺秀俊, 新家昭彦, 納富雅也

    デザインガイア2019     頁: 1 - 6   2019年11月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  38. 二分決定グラフに基づく光論理回路の消費電力削減手法

    松尾 亮祐, 塩見 準, 小野寺 秀俊, 石原 亨, 新家 昭彦, 納富 雅也

    DAシンポジウム2019     頁: 87 - 92   2019年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  39. 波長分割多重を用いたブース法に基づく光並列乗算器の構成手法

    今井 悠貴, 塩見 準, 石原 亨, 小野寺 秀俊, 新家 昭彦, 納富 雅也

    DAシンポジウム2019     頁: 81 - 86   2019年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  40. 広範囲な電圧領域で動作するフリップフロップのタイミング特性モデル

    内田 翼, 塩見 準, 石原 亨, 小野寺 秀俊

    DAシンポジウム2019     頁: 172 - 177   2019年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  41. A Design Method of a Cell-Based Amplifier for Body Bias Generation 査読有り

    Takuya Koyanagi, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera

    IEICE Transactions on IEICE Transactions on Electronics   E102-C 巻 ( 7 ) 頁: 565 - 572   2019年7月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: 10.1587/transele.2018CTP0014

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  42. リアルタイム電圧最適化によるマルチタスク処理の消費エネルギー最小化

    塩見準, 石原亨, 小野寺秀俊

    ETNET2019     2019年3月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  43. BDD-based Synthesis of Optical Logic Circuits Exploting Wavelength Division Multiplexing 査読有り 国際誌

    Ryosuke Matsuo, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera, Akihiko Shinya, Masaya Notomi

    Proceedings of the 24th Asia and South Pacific Design Automation Conference     2019年1月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

    DOI: 10.1145/3287624.3287703

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  44. An Integrated Optical Parallel Multiplier Exploiting Approximate Binary Logarithms towards Light Speed Data Processing 査読有り

    Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera, Akihiko Shinya, Masaya Notomi

    2018 IEEE International Conference on Rebooting Computing (ICRC)     頁: 62 - 67   2018年11月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

    DOI: 10.1109/ICRC.2018.8638614

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  45. A Light Speed Optical Approximate Parallel Multiplier and Its Applications 査読有り

    Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera, Akihiko Shinya, Masaya Notomi

    PHOTONICS: Photonics-Optics Technology Oriented Networking, Information, and Computing Systems     2018年10月

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    記述言語:英語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  46. セルベース設計に適合した基板バイアス制御用増幅回路の設計手法

    小柳卓也, 塩見準, 石原亨, 小野寺秀俊

    DAシンポジウム2018     頁: 172 - 177   2018年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  47. 波長多重を用いた二分決定グラフに基づく光論理回路の合成

    松尾亮祐, 塩見凖, 石原亨, 小野寺秀俊, 新家昭彦, 納富雅也

    DAシンポジウム2018     頁: 51 - 56   2018年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  48. 集積ナノフォトニクスに基づく近似二進対数を用いた低レイテンシ光並列乗算器

    塩見凖, 石原亨, 小野寺秀俊, 新家昭彦, 納富雅也

    DAシンポジウム2018     頁: 57 - 62   2018年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  49. 波長多重技術を活用したBDDに基づく光論理回路の設計手法

    松尾亮祐, 塩見準, 石原亨, 小野寺秀俊, 新家昭彦, 納富雅也

    DAシンポジウム2018     頁: 51 - 56   2018年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  50. Minimum Energy Point Tracking with All-Digital On-Chip Sensors

    塩見準, 保木本修, 石原 亨, 小野寺秀俊

    ASP Journal of Low Power Electronics   14 巻 ( 2 )   2018年6月

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    担当区分:責任著者   記述言語:英語  

  51. An Integrated Nanophotonic Parallel Adder 査読有り

    石原 亨, 新家昭彦, 井上弘士, 野崎謙悟, 納富雅也

    ACM Journal on Emerging Technologies in Computing (JETC)     2018年6月

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    担当区分:筆頭著者, 責任著者   記述言語:英語  

  52. 幅広い動作環境にわたってLSIの最大遅延特性を追跡するクリティカルパスレプリカの構成法

    福田 展和, 塩見 準, 石原 亨, 小野寺 秀俊

    第184回システムとLSIの設計技術研究発表会   2018-SLDM-184 巻 ( 5 ) 頁: 1 - 6   2018年5月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  53. A temperature monitor circuit with small voltage sensitivity using a topology-reconfigurable ring oscillator 査読有り

    岸本真, 石原 亨, 小野寺秀俊

    Japanese Journal of Applied Physics   57 巻 ( 4S ) 頁: 04FF09-1 - 04FF09-6   2018年3月

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    記述言語:英語  

  54. A Hybrid Caching System Using SRAM and Standard-Cell Memory for Energy-Efficient Near-Threshold Circuits 査読有り

    徐 宏傑, 塩見準, 石原 亨, 小野寺秀俊

    Proc. of the Workshop on Synthesis And System Integration of Mixed Information Technologies     頁: 56 - 61   2018年3月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  55. On–Chip Reconfigurable Monitor Circuit for Process Variation and Temperature Estimation 査読有り

    岸本真, 石原 亨, 小野寺秀俊

    Proc. of Annual IEEE International Conference on Microelectronic Test Structures     頁: 111 - 116   2018年3月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  56. Individual Voltage Scaling in Logic and Memory Circuits towards Runtime Energy Optimization in Processors 査読有り

    International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)     頁: 45 - 50   2018年3月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  57. Energy and Delay Optimized Multiplexer-tree Structure for Scaled Voltage Operation 査読有り

    長岡悠太, 石原 亨, 小野寺秀俊

    Proc. of the Workshop on Synthesis And System Integration of Mixed Information Technologies     頁: 290 - 295   2018年3月

     詳細を見る

    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  58. An Integrated Optical Parallel Multiplier based on Nanophotonic Analog Adders and Optoelectronic AD Converters 査読有り

    今井悠貴, 石原 亨, 小野寺秀俊, 新家昭彦, 北 翔太, 野崎謙悟, 高田健太, 納富雅也

    Proc. of the Workshop on Synthesis And System Integration of Mixed Information Technologies     頁: 100 - 105   2018年3月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  59. All-Digital On-Chip Heterogeneous Sensors for Tracking the Minimum Energy Point of Processors 査読有り

    保木本修, 塩見準, 石原 亨, 小野寺秀俊

    Proc. of Annual IEEE International Conference on Microelectronic Test Structures     頁: 128 - 133   2018年3月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  60. A temperature monitor circuit with small voltage sensitivity using a topology-reconfigurable ring oscillator 査読有り

    岸本真, 石原 亨, 小野寺秀俊

    Japanese Journal of Applied Physics   57 巻 ( 4S ) 頁: 04FF09-1 - 04FF09-6   2018年3月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

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  61. A Method of Minimizing Latency in Large Fan-In Optical Logic Circuits with Integrated Nanophotonic Technologies 査読有り

    江川巧, 石原 亨, 小野寺秀俊, 新家昭彦, 北 翔太, 野崎謙悟, 高田健太, 納富雅也

    Proc. of the Workshop on Synthesis And System Integration of Mixed Information Technologies     頁: 320 - 325   2018年3月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  62. 選択的活性化によるスタンダードセルメモリの低消費エネルギー化

    塩見準, 石原亨, 小野寺秀俊

    電子情報通信学会技術研究報告   117 巻 ( 455 ) 頁: 211 - 216   2018年3月

     詳細を見る

    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  63. An optical parallel multiplier using nanophotonic analog adders and optoelectronic analog-to-digital converters 査読有り

    Yuuki Imai, Tohru Ishihara, Hidetoshi Onodera, Akihiko Shinya, Shota Kita, Kengo Nozaki, Kenta Takata, Masaya Notomi

    Optics InfoBase Conference Papers   2018 巻   2018年

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)   出版者・発行元:OSA - The Optical Society  

    We proposes an architecture of an optical parallel multiplier based on an optical analog addition. With optoelectronic circuit simulation, we show that the optical multiplier is more than three times faster than the CMOS multiplier.

    DOI: 10.1364/CLEO_AT.2018.JW2A.50

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  64. A Minimum Energy Point Tracking Algorithm based on Dynamic Voltage Scaling and Adaptive Body Biasing 査読有り

    保木本修, 石原 亨, 小野寺秀俊

    IEICE Transactions on Fundamentals   E100A 巻 ( 12 ) 頁: 2776 - 2784   2017年12月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

    DOI: 10.1587/transfun.E100.A.2776

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  65. A Necessary and Sufficient Condition of Supply and Threshold Voltages in CMOS Circuits for Minimum Energy Point Operation 査読有り

    塩見準, 石原 亨, 小野寺秀俊

    IEICE Transactions on Fundamentals   E100A 巻 ( 12 ) 頁: 2764 - 2775   2017年12月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

    DOI: 10.1587/transfun.E100.A.2764

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  66. クロスバ構造を利用した論理関数参照型ルックアップテーブルの回路構成法

    長岡 悠太, 石原 亨, 小野寺 秀俊

    DAシンポジウム2017     頁: 216 - 221   2017年9月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  67. リークエネルギーを最小化するP/N基板電圧の設定手法

    岡村 陽介, 石原 亨, 小野寺 秀俊

    DAシンポジウム2017     頁: 157 - 162   2017年9月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  68. アクセス頻度に応じた電圧調節によるオンチップメモリの消費エネルギー最小化

    塩見 準, 石原 亨, 小野寺 秀俊

    DAシンポジウム2017     頁: 151 - 156   2017年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  69. ナノフォトニクスを用いた高速多入力論理演算の実現法

    江川 巧, 石原 亨, 小野寺 秀俊, 新家 昭彦, 北 翔太, 野崎 謙悟, 高田 健太, 納富 雅也

    DAシンポジウム2017     頁: 45 - 50   2017年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  70. トポロジー可変リングオシレータを用いた電圧感度の小さい動作温度モニタ

    岸本 真, 石原 亨, 小野寺 秀俊

    DAシンポジウム2017     頁: 85 - 90   2017年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  71. ビアスイッチFPGAの性能予測モデル

    樋口 達大, 石原 亨, 小野寺 秀俊

    DAシンポジウム2017     頁: 9 - 14   2017年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  72. 集積ナノフォトニクスに基づく光アナログ加算手法と光並列乗算器への適用

    今井 悠貴, 石原 亨, 小野寺 秀俊, 新家 昭彦, 北 翔太, 野崎 謙悟, 高田 健太, 納富 雅也

    DAシンポジウム2017     頁: 51 - 56   2017年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  73. 最小エネルギー動作点追跡アルゴリズムの実チップ評価

    保木本 修, 塩見 準, 石原 亨, 小野寺 秀俊

    DAシンポジウム2017     頁: 145 - 150   2017年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  74. Area-Efficient Fully Digital Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing 査読有り

    塩見準, 石原 亨, 小野寺秀俊

    Elsevier: Integration, the VLSI Journal   ( 有り )   2017年7月

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    記述言語:英語  

  75. ロジック部およびメモリ部の独立電圧制御によるプロセッサの消費エネルギー最小化

    塩見準, 石原亨, 小野寺秀俊

    組込み技術とネットワークに関するワークショップ ETNET2017     2017年3月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  76. On-Chip Temperature and Process Variation Sensing using a Reconfigurable Ring Oscillator 査読有り

    Tadashi Kishimoto, Tohru Ishihara, Hidetoshi Onodera

    2017 INTERNATIONAL SYMPOSIUM ON VLSI DESIGN, AUTOMATION AND TEST (VLSI-DAT)     2017年

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)   出版者・発行元:IEEE  

    This paper proposes a temperature monitoring scheme using a reconfigurable ring oscillator that has been proposed to estimate process variation. New circuit configurations, whose delay characteristics are sensitive to leakage current, are proposed to exploit the exponential dependence of the leakage current to temperature. Based on transistorlevel simulation assuming a 65 nm process technology, the oscillation frequency of the proposed circuit topology shows the temperature sensitivity of 5.0 %/degrees C at 20 degrees C and 2.9 %/ degrees C at 80 degrees C with low voltage sensitivity of 0.28 degrees C/10 mV at 25 degrees C and a supply voltage of 0.9 V. Estimation error of a 65 nm test chip ranges from -0.6 degrees C to 0.4 degrees C after two-point calibration. We also proposed a method to estimate the process variation and the temperature at the same time.

    Web of Science

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  77. Analytical Stability Modeling for CMOS Latches in Low Voltage Operation 査読有り

    Kamakari Tatsuya, Shiomi Jun, Ishihara Tohru, Onodera Hidetoshi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES   E99A 巻 ( 12 ) 頁: 2463 - 2472   2016年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: 10.1587/transfun.E99.A.2463

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  78. A Processor Architecture Integrating Voltage Scalable On-Chip Memories for Individual Tracking of Minimum Energy Points in Logic and Memory 査読有り

    The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016)     頁: 36 - 41   2016年10月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  79. Comparison of Area-Delay-Energy Characteristics between General Purpose Processors and Dedicated Hardwares for Embedded Applications 査読有り

    The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016)     頁: 329 - 334   2016年10月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  80. Minimum Energy Point Tracking Using Combined Dynamic Voltage Scaling and Adaptive Body Biasing 査読有り

    IEEE International System-on-Chip Conference     頁: 1 - 6   2016年9月

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

    DOI: 10.1109/SOCC.2016.7905420

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  81. プロセッサにおける電源電圧と基板電圧の同時調節によるエネルギー最小点追跡手法

    保木本修, 石原亨, 小野寺秀俊

    情報処理学会DAシンポジウム2016論文集     頁: 169 - 174   2016年9月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  82. 組み込みアプリケーションにおける汎用プロセッサと専用ハードウェアの性能解析-消費エネルギーと処理速度および回路規模の定量的評価

    吉澤慶, 石原亨, 小野寺秀俊

    情報処理学会DAシンポジウム2016論文集     頁: 103 - 108   2016年9月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  83. 広範囲な動作性能領域においてエネルギー最小点追跡を可能にするオンチップメモリ

    塩見準, 石原亨, 小野寺秀俊

    情報処理学会DAシンポジウム2016論文集     頁: 91 - 96   2016年9月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  84. 回路トポロジー可変なリングオシレータを用いたプロセス変動量と動作温度の推定方法

    岸本真, 石原亨, 小野寺秀俊

    情報処理学会DAシンポジウム2016論文集     頁: 175 - 180   2016年9月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  85. 低電圧動作に適したマルチプレクサツリー構成法

    長岡悠太, 石原亨, 小野寺秀俊

    情報処理学会DAシンポジウム2016論文集     頁: 97 - 102   2016年9月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  86. CMOS LSIにおけるエネルギー最小点追跡のための電源電圧としきい値電圧の動的調節指針

    竹下俊宏, 塩見準, 石原亨, 小野寺秀俊

    組込み技術とネットワークに関するワークショップ ETNET2016     2016年3月

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    担当区分:責任著者   記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  87. サブスレッショルド領域で動作するラッチ回路の動作安定性解析 招待有り

    鎌苅竜也, 塩見準, 石原亨, 小野寺秀俊

    電子情報通信会技術報告 VLD2015-131, pp. 117-117     2016年2月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  88. Fully Digital On-Chip Memory Using Minimum Height Standard Cells for Near-Threshold Voltage Computing 査読有り

    Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera

    PROCEEDINGS OF 2016 26TH INTERNATIONAL WORKSHOP ON POWER AND TIMING MODELING, OPTIMIZATION AND SIMULATION (PATMOS)     頁: 44 - 49   2016年

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)   出版者・発行元:IEEE  

    This paper proposes a standard-cell based memory (SCM) as an alternative to a traditional on-chip SRAM for near-threshold voltage computing. It focuses on area-and energy-efficiency using minimum height standard-cells. Unlike conventional SCMs, the proposed SCM has standard-cells with a minimum possible cell height allowed by the logic design rule of the target technology. This paper also presents energy efficient readout and write schemes for reducing dynamic energy consumption. Post layout simulation using 65-nm FDSOI technology shows that the proposed SCM achieves area efficiency of 5.9 mu m(2) per bit (592F(2) per bit), which is less than that of the state of the art SCMs. The results also show that the energy consumption is further improved when the supply voltage scaling and back-gate biasing techniques are applied to our SCM.

    DOI: 10.1109/PATMOS.2016.7833424

    Web of Science

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  89. Wide-Supply-Range All-Digital Leakage Variation Sensor for On-Chip Process and Temperature Monitoring 査読有り

    イスラム マーフズ, 塩見準, 石原 亨, 小野寺秀俊

    IEEE Journal of Solid-State Circuits   50 巻 ( 11 ) 頁: 2475 - 2490   2015年11月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: 10.1109/JSSC.2015.2461598

    Web of Science

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  90. 統計的タイミングモデルに基づくニアスレッショルド回路のゲートサイジング

    塩見準, 石原亨, 小野寺秀俊

    情報処理学会DAシンポジウム2015論文集     頁: 137 - 142   2015年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  91. サブスレッショルド領域におけるラッチ回路の動作安定性モデル

    鎌苅竜也, 塩見準, 石原亨, 小野寺秀俊

    情報処理学会DAシンポジウム2015論文集     頁: 187 - 192   2015年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  92. Statistical Timing Modeling Based on a Lognormal Distribution Model for Near-Threshold Circuit Optimization 査読有り

    Shiomi Jun, Ishihara Tohru, Onodera Hidetoshi

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES   E98A 巻 ( 7 ) 頁: 1455 - 1466   2015年7月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: 10.1587/transfun.E98.A.1455

    Web of Science

    J-GLOBAL

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  93. ニアスレッショルド回路設計のための基本定理

    塩見準, 石原亨, 小野寺秀俊

    電子情報通信学会技術研究報告   VLD2014-172 巻   頁: 109 - 114   2015年3月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  94. A Variability-Aware Energy-Efficient On-Chip Memory for Near-Threshold Operation using Cell-Based Structure 査読有り

    Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera

    Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), pp. 205-210     2015年3月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

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  95. Layout Generator with Flexible Grid Assignment for Area Efficient Standard Cell 査読有り

    西澤真一, 石原 亨, 小野寺秀俊

    IPSJ Transactions on System LSI Design Methodology   8 巻   頁: 131 - 135   2015年2月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: 10.2197/ipsjtsldm.8.131

    Scopus

    J-GLOBAL

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  96. An Integrated Framework for Energy Optimization of Embedded Real-Time Applications 査読有り

    Takase Hideki, Zeng Gang, Gauthier Lovic, Kawashima Hirotaka, Atsumi Noritoshi, Tatematsu Tomohiro, Kobayashi Yoshitake, Koshiro Takenori, Ishihara Tohru, Tomiyama Hiroyuki, Takada Hiroaki

    IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES   E97A 巻 ( 12 ) 頁: 2477 - 2487   2014年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)   出版者・発行元:一般社団法人 電子情報通信学会  

    This paper presents a framework for reducing the energy consumption of embedded real-time systems. We implemented the presented framework as both an optimization toolchain and an energy-aware real-time operating system. The framework consists of the integration of multiple techniques to optimize the energy consumption. The main idea behind our approach is to utilize trade-offs between the energy consumption and the performance of different processor configurations during task checkpoints, and to maintain memory allocation during task context switches. In our framework, a target application is statically analyzed at both intra-task and inter-task levels. Based on these analyzed results, runtime optimization is performed in response to the behavior of the application. A case study shows that our toolchain and real-time operating systems have achieved energy reduction while satisfying the real-time performance. The toolchain has also been successfully applied to a practical application.

    DOI: 10.1587/transfun.E97.A.2477

    Web of Science

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    CiNii Research

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  97. PLLの物理レイアウト自動生成を目指した設計手法

    釡江 典裕, 土谷 亮, 石原 亨, 小野寺 秀俊

    情報処理学会DAシンポジウム2014論文集     2014年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  98. ニアスレッショルド電圧動作に適した単一電源で動作する高歩留まりオン チップメモリの設計

    塩見準, 石原亨, 小野寺秀俊

    情報処理学会DAシンポジウム2014論文集     頁: 103 - 108   2014年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  99. 電源電圧に応じてトランジスタサイズを最適化可能なセルライブラリの生成システム

    西澤真一, 石原 亨, 小野寺秀俊

    情報処理学会DAシンポジウム2014論文集     頁: 97 - 102   2014年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  100. 製造ばらつきを考慮した極低電圧動作向けフリップフロップの設計手法

    鎌苅竜也, 西澤真一, 石原亨, 小野寺秀俊

    情報処理学会DAシンポジウム2014論文集     頁: 91 - 96   2014年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  101. Variation Tolerant Design of D-Flip-Flops for Low Voltage Circuit Operation 査読有り

    Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera

    International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)     頁: 28 - 32   2014年3月

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    記述言語:英語  

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  102. Standard Cell Structure with Flexible P/N Well Boundaries for Near-Threshold Voltage Operation 査読有り

    Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera

    IEICE Transactions   96-A 巻 ( 12 ) 頁: 2499-2507   2013年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  103. DC-DC Converter-Aware Task Scheduling and Dynamic Reconfiguration for Energy Harvesting Embedded Systems 査読有り

    K. Lee, T. Ishihara

    IEICE Transactions   96-A 巻 ( 12 ) 頁: 2660-2667   2013年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  104. DLIC: Decoded Loop Instructions Caching for Energy-Aware Embedded Processors 査読有り 国際共著 国際誌

    Gu Ji, Guo Hui, Ishihara Tohru

    ACM TRANSACTIONS ON EMBEDDED COMPUTING SYSTEMS   13 巻 ( 1 ) - 英語   2013年8月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: 10.1145/2512464

    Web of Science

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  105. ニアスレショルド電圧動作に適したスタンダードセルの駆動力集合の決定法

    近藤正大, 石原 亨, 小野寺秀俊

    DAシンポジウム2013     頁: 21 - 26   2013年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  106. 電源電圧・閾値電圧・パイプライン段数の同時スケーリングによるプロセッサのエネルギー高効率化設計手法

    修 斉, 石原 亨, 小野寺秀俊

    DAシンポジウム2013     頁: 145 - 150   2013年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  107. 低電圧動作に向けたXOR論理ゲートの構成法の検討

    西澤真一, 石原 亨, 小野寺秀俊

    DAシンポジウム2013     頁: 9 - 14   2013年8月

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    記述言語:日本語   掲載種別:研究論文(研究会,シンポジウム資料等)  

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  108. An Impact of Within-Die Variation on Supply Voltage Dependence of Path Delay 査読有り

    Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera

    TAU workshop     2013年3月

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    記述言語:英語  

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  109. A Standard Cell Optimization Method for Near-Threshold Voltage Operations 招待有り 査読有り

    Kondo Masahiro, Nishizawa Shinichi, Ishihara Tohru, Onodera Hidetoshi

    INTEGRATED CIRCUIT AND SYSTEM DESIGN: POWER AND TIMING MODELING, OPTIMIZATION AND SIMULATION   7606 巻   頁: 32 - 41   2013年

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    担当区分:責任著者   記述言語:日本語   掲載種別:研究論文(国際会議プロシーディングス)  

    Web of Science

  110. A standard cell optimization method for near-threshold voltage operations 査読有り

    Masahiro Kondo, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera

    Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)   7606 巻   頁: 32 - 41   2013年

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    記述言語:英語   掲載種別:研究論文(国際会議プロシーディングス)  

    Near-threshold voltage operation is a well-known solution for drastically improving the energy efficiency of microprocessors fabricated with the latest process technologies. However, it is not well studied how the optimal gate size of standard cells changes when the supply voltage of the microprocessors gets closer to the threshold voltage. This paper first shows an experimental observation that the optimal gate size for nearthreshold voltage which is 0.6V in this work is far from the optimal gate size for the nominal supply voltage which is 1.2V in our target process technology. Based on this fact, the paper next presents our cell optimization flow which finds the optimal gate sizes of individual standard cells operating at the near-threshold voltage. The experimental results show that, when operating at the 0.6V condition, the energy consumptions of several benchmark circuits synthesized with our standard cells optimized for the 0.6V condition can be reduced by 31% at the best case and by 23% on average compared with those of the same circuits synthesized with the cells optimized for the nominal supply voltage. © Springer-Verlag Berlin Heidelberg 2013.

    DOI: 10.1007/978-3-642-36157-9_4

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    J-GLOBAL

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  111. Processor energy characterization for compiler-assisted software energy reduction 査読有り

    L. Gauthier; T. Ishihara

    Journal of Electrical and Computer Engineering   - 英語   2012年

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    担当区分:最終著者, 責任著者   記述言語:英語  

    DOI: 10.1155/2012/786943

  112. Implementation of Stack Data Placement and Run Time Management Using a Scratch-Pad Memory for Energy Consumption Reduction of Embedded Applications 査読有り

    Lovic Gauthier, Tohru Ishihara

    IEICE Transactions   94-A 巻 ( 12 ) 頁: 2597-2608   2011年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  113. RTOSのハードウェア化によるソフトウェアベースTCP/IP処理の高速化と低消費電力化 査読有り

    丸山修孝;石原亨;安浦寛人

    電子情報通信学会論文誌 A   J94-A 巻 ( 9 ) 頁: 692 - 701   2011年9月

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    担当区分:責任著者   記述言語:日本語  

  114. Software-Level Instruction-Cache Leakage Reduction Using Value-Dependence of SRAM Leakage in Nanometer Technologies 査読有り

    Maziar Goudarzi, Tohru Ishihara, Hamid Noori

    Transactions on High-Performance Embedded Architectures and Compilers   3 巻   頁: 275-299   2011年

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

    DOI: https://doi.org/10.1007/978-3-642-19448-1_15

  115. A Multi-Performance Processor for Reducing the Energy Consumption of Real-Time Embedded Systems 査読有り

    Tohru ISHIHARA

    IEICE Transactions   93-A 巻 ( 12 ) 頁: 2533-2541   2010年12月

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    担当区分:筆頭著者   記述言語:英語   掲載種別:研究論文(学術雑誌)  

  116. SRAM leakage reduction by row/column redundancy under random within-die delay variation 査読有り

    M. Goudarzi; T. Ishihara

    IEEE Transactions on Very Large Scale Integration (VLSI) Systems   18 巻 ( 12 ) 頁: 1660 - 1671   2010年

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    担当区分:最終著者, 責任著者   記述言語:英語  

    DOI: 10.1109/TVLSI.2009.2026048

  117. Code and data placement for embedded processors with scratchpad and cache memories 査読有り

    Y. Ishitobi; T. Ishihara; H. Yasuura

    Journal of Signal Processing Systems   60 巻 ( 2 ) 頁: 211 - 224   2010年

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    担当区分:責任著者   記述言語:英語  

    DOI: 10.1007/s11265-008-0306-3

  118. Single-Cycle-Accessible Two-Level Caches and Compilation Technique for Energy Reducion 査読有り

    Seiichiro Yamaguchi, Yuriko Ishitobi, Tohru Ishihara, Hiroto Yasuura

    IPSJ Transactions on System LSI Design Methodology   2 巻   頁: 189-199   2009年2月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  119. An Optimization Technique for Low-Energy Embedded Memory Systems 査読有り

    Tadayuki Matsumura, Tohru Ishihara, Hiroto Yasuura

    IPSJ Transactions on System LSI Design Methodology   2 巻   頁: 239-249   2009年2月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  120. Way-Scaling to Reduce Power of Cache with Delay Variation 査読有り

    Maziar Goudarzi, Tadayuki Matsumura, Tohru Ishihara

    IEICE Transactions   91-A 巻 ( 12 ) 頁: 3576-3584   2008年12月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  121. A software technique to improve lifetime of caches containing ultra-leaky SRAM cells caused by within-die Vth variation 査読有り

    M. Goudarzi; T. Ishihara; H. Yasuura

    Microelectronics Journal   39 巻 ( 12 ) 頁: 1797 - 1808   2008年12月

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    記述言語:英語  

    DOI: 10.1016/j.mejo.2008.02.002

  122. Reliable Cache Architectures and Task Scheduling for Multiprocessor Systems 査読有り

    Makoto Sugihara, Tohru Ishihara, Kazuaki Murakami

    IEICE Transactions   91-C 巻 ( 4 ) 頁: 410-417   2008年4月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  123. Value-dependence of SRAM leakage in deca-nanometer technologies 査読有り

    Maziar Goudarzi, Tohru Ishihara

    IEICE Electronic Express   5 巻   頁: 23-28   2008年1月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  124. Architectural-Level Soft-Error Modeling for Estimating Reliability of Computer Systems 査読有り

    Makoto Sugihara, Tohru Ishihara, Kazuaki Murakami

    IEICE Transactions   90-C 巻 ( 10 ) 頁: 1983-1991   2007年10月

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    記述言語:英語   掲載種別:研究論文(学術雑誌)  

  125. オンチップメモリの高速化と低スタンバイリークを実現する閾値電圧の静的スケジューリング手法 査読有り

    石原亨, 浅田邦博

    情報処理学会論文誌   44 巻 ( 5 ) 頁: 1284-1291   2003年5月

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    担当区分:筆頭著者   記述言語:日本語   掲載種別:研究論文(学術雑誌)  

  126. A System Level Optimization Technique for Application Specific Low Power Memories 査読有り

    Tohru ISHIHARA, Kunihiro ASADA

    IEICE Transactions   E84-A 巻 ( 11 ) 頁: 2755-2761   2001年11月

     詳細を見る

    担当区分:筆頭著者   記述言語:英語   掲載種別:研究論文(学術雑誌)  

  127. 入力信号パターンを考慮した低電力算術演算回路の設計手法 査読有り

    室山真徳,石原亨,兵頭章彦,安浦寛人

    情報処理学会論文誌   42 巻 ( 4 ) 頁: 1007-1015   2001年4月

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    記述言語:日本語   掲載種別:研究論文(学術雑誌)  

  128. DRAM/ロジック混載LSI向け高性能/低消費電力キャッシュ・アーキテクチャ 査読有り

    井上弘士, 石原亨,甲斐康司,村上和彰

    情報処理学会論文誌   42 巻 ( 3 ) 頁: 419-431   2001年3月

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    記述言語:日本語   掲載種別:研究論文(学術雑誌)  

  129. Software energy reduction techniques for variable-voltage processors 査読有り

    T. Okuma; H. Yasuura; T. Ishihara

    IEEE Design and Test of Computers   18 巻 ( 2 ) 頁: 31 - 41   2001年

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    担当区分:最終著者   記述言語:英語  

    DOI: 10.1109/54.914613

  130. 可変電源電圧プロセッサに対するリアルタイムタスクスケジューリング手法 査読有り

    大隈孝憲, 石原亨, 安浦寛人

    電子情報通信学会論文誌   J83-C 巻 ( 6 ) 頁: 454-462   2000年6月

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    記述言語:日本語   掲載種別:研究論文(学術雑誌)  

  131. System LSI design methods for low power LSIs 招待有り 査読有り

    H. Yasuura; T. Ishihara

    IEICE Transactions on Electronics   E83-C 巻 ( 2 ) 頁: 143 - 152   2000年

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    担当区分:最終著者   記述言語:英語  

  132. A high-performance and low-power cache architecture with speculative way-selection 査読有り

    K. Indue; T. Ishihara; K. Kai; K. Murakami

    IEICE Transactions on Electronics   E83-C 巻 ( 2 ) 頁: 186 - 193   2000年

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    記述言語:英語  

  133. Flexible system LSI for embedded systems and its optimization techniques 査読有り

    A. Inoue; T. Ishihara; H. Yasuura

    Design Automation for Embedded Systems   5 巻 ( 2 ) 頁: 179 - 205   2000年

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    記述言語:英語  

    DOI: 10.1023/A:1008974723452

  134. A memory power optimization technique for application specific embedded systems 査読有り

    T. Ishihara; H. Yasuura

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E82-A 巻 ( 11 ) 頁: 2366 - 2374   1999年

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    担当区分:筆頭著者   記述言語:英語  

  135. Instruction scheduling to reduce switching activity of off-chip buses for low-power systems with caches 査読有り

    H. Tomiyama; T. Ishihara; A. Inoue; H. Yasuura

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E81-A 巻 ( 12 ) 頁: 2621 - 2629   1998年

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    記述言語:英語  

  136. Programmable power management architecture for power reduction 査読有り

    T. Ishihara; H. Yasuura

    IEICE Transactions on Electronics   E81-C 巻 ( 9 ) 頁: 1473 - 1479   1998年

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    担当区分:筆頭著者   記述言語:英語  

  137. Experimental analysis of power estimation models of CMOS VLSI circuits 査読有り

    T. Ishihara

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences   E80-A 巻 ( 3 ) 頁: 480 - 486   1997年

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    担当区分:筆頭著者, 最終著者, 責任著者   記述言語:英語  

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書籍等出版物 4

  1. ウェスト&ハリスCMOS VLSI回路設計

    Weste Neil H. E., Harris David Money, 廣瀬 哲也, 高橋 篤司, 天野 英晴, 山岡 雅直, 高宮 真, 宇佐美 公良, 池田 誠, 小林 和淑, 戸川 望, 小松 聡, 平本 俊郎, 佐藤 高史, 石原 亨, 黒川 敦, 三堂 哲寿

    丸善出版  2014年  ( ISBN:9784621087213

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    記述言語:日本語

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  2. Multi-Processor System-on-Chip 1 査読有り 国際共著

    Jun Shiomi;Tohru Ishihara( 担当: 分担執筆 ,  範囲: Chapter 10: Minimum Energy Computing via Supply and Threshold Voltage Scaling)

    Wiley – ISTE  2021年3月 

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    総ページ数:28   担当ページ:227-254   記述言語:英語 著書種別:学術書

  3. ウェスト&ハリス CMOS VLSI回路設計 基礎編

    宇佐美公良, 池田誠, 小林和淑, 石原亨ほか( 担当: 共訳 ,  範囲: 5章 消費電力)

    丸善出版  2014年1月 

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  4. Essential Issues in SOC Design: Designing Complex Systems-on-Chip

    H. Yasuura, T. Ishihara, M. Muroyama( 担当: 分担執筆 ,  範囲: Chapter 6: Energy Management Techniques for SOC Design)

    Springer  2006年10月 

MISC 22

  1. 低レイテンシかつ高効率な光電融合アクセラレータの実現に向けて

    北翔太, 北翔太, 野崎謙悟, 野崎謙悟, 小野真証, 小野真証, 高田健太, 高田健太, 新家昭彦, 新家昭彦, CONG G., 山本宗継, 前神有里子, 大野守史, 山田浩治, 川上哲志, 井上弘士, 石原亨, 納富雅也, 納富雅也  

    応用物理学会春季学術講演会講演予稿集(CD-ROM)67th 巻   2020年

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  2. A Process-Scheduler-Based Approach to Minimum Energy Point Tracking

    Shengyu Liu, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera  

    DA Symposium 2019 (poster)   2019年8月

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    担当区分:責任著者   記述言語:英語  

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  3. <高校生のページ>人に寄り添う安全安心なコンピュータの実現を目指して

    石原 亨, 小野寺 秀俊  

    Cue : 京都大学電気関係教室技術情報誌38 巻   頁: 58 - 62   2017年9月

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    記述言語:日本語   出版者・発行元:京都大学電気関係教室・洛友会  

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  4. IoT向け超省エネルギープロセッサのための完全ディジタル型メモリ

    塩見 準, 石原 亨, 小野寺 秀俊  

    LSIとシステムのワークショップ2017 (poster)   2017年5月

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    担当区分:責任著者   記述言語:日本語  

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  5. A Voltage-Scalable Fully Digital On-Chip Memory for Ultra-Low-Power IoT Processors

    Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera  

    University Booth at Design, Automation and Test in Europe (DATE) 2017 (poster)   2017年3月

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    記述言語:英語  

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  6. Low-Power IoT Processor Integrating Voltage-Scalable Fully Digital Memories

    Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera  

    IoT Ten-Cent System-on-Chip Challenge at Design, Automation and Test in Europe (DATE) 2017 (poster)   2017年3月

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    担当区分:責任著者   記述言語:英語  

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  7. CMOS LSIにおけるエネルギー最小点追跡のための電源電圧としきい値電圧の動的調節指針 (ディペンダブルコンピューティング) -- (組込み技術とネットワークに関するワークショップETNET2016)

    竹下 俊宏, 塩見 準, 石原 亨, 小野寺 秀俊  

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報115 巻 ( 519 ) 頁: 187 - 192   2016年3月

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    記述言語:日本語   出版者・発行元:電子情報通信学会  

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  8. Guidelines for Effective and Simplified Dynamic Supply and Threshold Voltage Scaling 査読有り

    Toshinori Takeshita, Tohru Ishihara, Hidetoshi Onodera  

    2016 INTERNATIONAL SYMPOSIUM ON VLSI DESIGN, AUTOMATION AND TEST (VLSI-DAT)   頁: 1 - 4   2016年

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    担当区分:責任著者   記述言語:英語   掲載種別:研究発表ペーパー・要旨(国際会議)   出版者・発行元:IEEE  

    Scaling supply voltage (V-DD) and threshold voltage (V-TH) dynamically has a strong impact on energy efficiency of CMOS LSI circuits. Techniques for optimizing V-DD and V-TH simultaneously under dynamic workloads are thus widely investigated over the past 15 years. This paper for the first time shows the following properties for dynamic voltage scaling; i) if V-DD is sufficiently higher than V-TH, tuning only V-DD with a fixed V-TH maximizes the energy efficiency, ii) if V-DD is nearthreshold, tuning only V-TH with a fixed V-DD maximizes the energy efficiency, and iii) if V-DD is subthreshold, tuning V-DD and/or V-TH for a dynamic workload does not improve energy efficiency. These properties help simplify the procedure of voltage scaling, and reduce the cost for providing different V(DD)s and V(TH)s.

    DOI: 10.1109/VLSI-DAT.2016.7482546

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  9. A Closed-Form Stability Model for Cross-Coupled Inverters Operating in Sub-Threshold Voltage Region 査読有り

    Tatsuya Kamakari, Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera  

    2016 21ST ASIA AND SOUTH PACIFIC DESIGN AUTOMATION CONFERENCE (ASP-DAC)   頁: 691 - 696   2016年

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    記述言語:英語   掲載種別:研究発表ペーパー・要旨(国際会議)   出版者・発行元:IEEE  

    A cross-coupled inverter which is an essential element of on-chip memory subsystems plays an important role in synchronous LSI circuits. In this paper, an analytical stability model for a cross-coupled inverter operating in a sub-threshold voltage region is proposed. The proposed model analytically shows that the minimum operating voltage of the cross-coupled inverter distributes normally in a high-sigma region if the distribution of the threshold voltage is Gaussian. The minimum supply voltage at which the yield of the cross-coupled inverter becomes a specific value can be accurately derived by a simple calculation using the model. Monte-Carlo simulation assuming a commercial 28 nm process technology demonstrates the accuracy and the validity of the proposed model. Based on the model, this paper shows strategies for variation tolerant memory design.

    DOI: 10.1109/ASPDAC.2016.7428092

    Web of Science

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  10. Slew- and Variability-Aware Logical Effort for Near-Threshold Circuit Design 査読有り

    塩見 準, 石原 亨, 小野寺 秀俊  

    International Workshop on Variability Modeling and Charactorization   2015年11月

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    担当区分:責任著者   記述言語:英語   掲載種別:研究発表ペーパー・要旨(国際会議)  

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  11. 電源電圧としきい値電圧の同時最適化が集積回路の消費エネルギーに与える影響の解析

    竹下 俊宏, 西澤 真一, IslamA.K.M Mahfuzul, 石原 亨, 小野寺 秀俊  

    情報処理学会研究報告. SLDM, [システムLSI設計技術]2015 巻 ( 20 ) 頁: 1 - 6   2015年1月

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    記述言語:日本語   出版者・発行元:一般社団法人情報処理学会  

    トランジスタの電源電圧としきい値電圧をアプリケーションやチップの動作状況に応じて適切に設定することにより,集積回路の消費エネルギーを大幅に削減できることが過去の研究で報告されている.しかし,チップのエネルギー効率を維持したまま必要とする電源電圧としきい値電圧の種類を削減するための方策や,より少ない種類の電源電圧としきい値電圧を用いて効果的にチップのエネルギー消費を削減するための指針を示した研究は前例が少ない.本稿では,より少ない種類の電源電圧としきい値電圧を用いてチップのエネルギー消費を効果的に削減する上で鍵となるいくつかの興味深い性質を明かにする.また,上記性質の根拠を解析的に説明するとともに,商用 28nm プロセスを使った回路シミュレーションにより検証する.

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  12. An Energy-Efficient On-Chip Memory Structure for Variability-Aware Near-Threshold Operation 査読有り

    Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera  

    PROCEEDINGS OF THE SIXTEENTH INTERNATIONAL SYMPOSIUM ON QUALITY ELECTRONIC DESIGN (ISQED 2015)   頁: 23 - 28   2015年

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    記述言語:英語   掲載種別:記事・総説・解説・論説等(国際会議プロシーディングズ)   出版者・発行元:IEEE  

    On-chip memory is one of the most energy consuming components in processors. Aggressive voltage scaling to the sub-/near-threshold region is thus applied even to the memory used for ultra-low power applications. In this paper, an energy-efficient cell-based memory structure which is stably working with a near-threshold operating voltage is proposed. The circuit simulation using a commercial 28-nm technology shows that the energy consumption for the readout operation in our memory proposed here is up to 61% less than the energy dissipated in an existing cell-based memory and a conventional SRAM circuit. The simulation using a foundry provided Monte Carlo package also shows that the 3 sigma worst case read-access time of our cell-based memory is comparable to that of the SRAM circuit.

    DOI: 10.1109/ISQED.2015.7085372

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  13. Energy Reduction by Built-in Body Biasing with Single Supply Voltage Operation 査読有り

    Norihiro Kamae, A. K. M. Mahfuzul Islam, Akira Tsuchiya, Tohru Ishihara, Hidetoshi Onodera  

    PROCEEDINGS OF THE SIXTEENTH INTERNATIONAL SYMPOSIUM ON QUALITY ELECTRONIC DESIGN (ISQED 2015)   頁: 181 - 185   2015年

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    記述言語:英語   掲載種別:記事・総説・解説・論説等(国際会議プロシーディングズ)   出版者・発行元:IEEE  

    Energy-efficiency has become the driving force of today's LSI industry. In order to achieve minimum energy operation of LSI, we propose a built-in body biasing technique which generates independent body biases for nMOSFET and pMOSFET separately. We design and fabricate an application circuit integrated with our proposed built-in body bias generation (BBG) circuits in a 65-nm process. The application circuit consists of AES cipher and decipher modules. The BBG does not require an external supply and it is compatible with a dynamic voltage scaling scheme for the application circuit. Cell-based design of the BBG circuit has been applied to facilitate automatic place and route. Both of the AES and the BBG circuits have been routed simultaneously to reduce design and area overhead. In post-silicon, supply voltage and body bias voltages are selected to achieve the minimum energy consumption for a target frequency. From the measurement results, more than 20% of energy reduction is achieved compared with adjusting supply voltage alone.

    DOI: 10.1109/ISQED.2015.7085421

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  14. An Impact of Process Variation on Supply Voltage Dependence of Logic Path Delay Variation 査読有り

    Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera  

    2015 International symposium on VLSI Design, Automation and Test (VLSI-DAT)   頁: 1 - 4   2015年

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    記述言語:英語   掲載種別:記事・総説・解説・論説等(国際会議プロシーディングズ)   出版者・発行元:IEEE  

    Dynamic Voltage and Frequency Scaling ( DVFS) technique requires accurate observation of critical path delay for robust operation under aggressive supply voltage scaling. Logic paths contain several types of logic gates and path delay have voltage dependences because different logic gates have different voltage dependences. However, it is not well investigated that how the voltage dependence of the path delay changes induced by process variation. This paper describes the effect of the process variation on the voltage dependence of path delay. Ring Oscillator circuits fabricated in 65-nm CMOS process are used for the evaluation and analysis of the process variation dependence of the voltage delay curves.

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  15. Design methodology of process variation tolerant D-Flip-Flops for low voltage circuit operation 査読有り

    Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera  

    International System on Chip Conference   頁: 42 - 47   2014年11月

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    記述言語:英語   掲載種別:記事・総説・解説・論説等(国際会議プロシーディングズ)   出版者・発行元:IEEE Computer Society  

    This paper describes the process variation tolerant design of DFFs for low voltage operation. Within-die random variation have a strong impact on the delay performance of DFF, especially at low supply voltage. Since a large number of DFFs are used in a VLSI chip, operation failure or timing failure of DFFs cause operation failure of a VLSI chip. This paper analyzes operation failures of DFFs using Monte-Carlo analysis and evaluate the effect of within-die variation on the delay performance of DFFs. In order to mitigate the effect of within-die variation, variation tolerant DFF design is proposed. The post layout simulation result shows increasing the sizes of the input clocked inverter and the clock driver reduce the operational failure of DFFs.

    DOI: 10.1109/SOCC.2014.6948897

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  16. Variation-aware Flip-Flop energy optimization for ultra low voltage operation 査読有り

    Tatsuya Kamakari, Shinichi Nishizawa, Tohru Ishihara, Hidetoshi Onodera  

    International System on Chip Conference   頁: 17 - 22   2014年11月

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    記述言語:英語   掲載種別:研究発表ペーパー・要旨(国際会議)   出版者・発行元:IEEE Computer Society  

    This paper presents an energy optimization method for a Flip-Flop (FF) circuit in a presence of manufacturing process variation. The optimal FF circuit can be obtained by simultaneously scaling the supply voltage and the transistor size with achieving a specific high yield of the circuit. Lowering the supply voltage is one of the most effective approaches for decreasing the energy consumption of the circuit. However, the increased variation in nano scale semiconductor devices causes a malfunction of FFs especially for the very low voltage operation. Therefore, it is a challenging goal for the nano scale FFs to achieve the high yield and extremely low energy consumption simultaneously. This paper proposes an approximation method for accurately estimating a minimum possible operating voltage (VDDmin) of FFs with a small number of Monte-Carlo trials. After that, for a given FF, we find a set of optimal supply voltage and the transistor sizes, which minimizes the energy consumption of the FF with achieving the specific high-sigma yield (e.g., 5σ yield). Post layout Monte-Carlo simulation results obtained using a commercial 28 nm process technology model demonstrate that the energy consumption of a FF optimized with our approach can be reduced by 17% at the best case with achieving 5σ yield.

    DOI: 10.1109/SOCC.2014.6948893

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  17. A Lognormal Timing Model and Design Guidelines for Near-Threshold Circuits 査読有り

    Jun Shiomi, Tohru Ishihara, Hidetoshi Onodera  

    International Workshop on Variability Modeling and Characterization (VMC)   2014年11月

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    記述言語:英語  

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  18. 排他動作する非均質マルチコアプロセッサとそのリアルタイムOSの実装 (ディペンダブルコンピューティング 組込み技術とネットワークに関するワークショップETNET2014)

    高瀬 英希, 李 景洙, 石原 亨  

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報113 巻 ( 498 ) 頁: 85 - 90   2014年3月

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    記述言語:日本語   出版者・発行元:一般社団法人電子情報通信学会  

    高性能CPUコアと省電力CPUコアを排他的かつ動的に切り替えて動作するマルチパフォーマンスプロセッサのテストチップを,65nmの商用プロセステクノロジを用いて試作した.各CPUコアはそれぞれの電源電圧に最適化して設計しているため,低電圧動作時のエネルギー効率が従来型のDVFSプロセッサより高くなる.CPUコア間でオンチップメモリを共有することで,面積効率を向上させるとともにCPUコアの切替に掛かるオーバヘッドを抑止させる.さらに,組込みリアルタイムシステムへの応用を想定して,マルチパフオーマンスプロセッサの動作構成を切り替えて電力を管理する機能を提案する.電力管理機能をTOPPERS/ASPカーネル上に実装し,実チップ測定に基づいて評価した結果を報告する.

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  19. Evaluation of Charge Scheduling on a Multi-Banked Supercapacitor Architecture for Energy Harvesting Embedded Systems (ディペンダブルコンピューティング 組込み技術とネットワークに関するワークショップETNET2014)

    LEE KYUNGSOO, ISHIHARA TOHRU  

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報113 巻 ( 498 ) 頁: 127 - 132   2014年3月

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    記述言語:英語   出版者・発行元:一般社団法人電子情報通信学会  

    Energy-harvesting devices attract wide interest as replacements for primary batteries in low power embedded systems. This claims new energy efficient management techniques for the energy-harvesting systems dislike the previous management techniques. This paper evaluates a charge scheduling technique on a multi-banked supercapacitor architecture as well as a simple maximum point tracking algorithm (MPPT). We design an energy harvesting board with a multi-banked supercapacitor architecture, and operate it in a real system. The evaluation focuses on the energy loss reduction by the charge scheduling technique in the power supplier of the system.

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  20. 排他動作する非均質マルチコアプロセッサとそのリアルタイムOSの実装 (コンピュータシステム 組込み技術とネットワークに関するワークショップETNET2014)

    高瀬 英希, 李 景洙, 石原 亨  

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報113 巻 ( 497 ) 頁: 85 - 90   2014年3月

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    記述言語:日本語   出版者・発行元:一般社団法人電子情報通信学会  

    高性能CPUコアと省電力CPUコアを排他的かつ動的に切り替えて動作するマルチパフォーマンスプロセッサのテストチップを,65nmの商用プロセステクノロジを用いて試作した.各CPUコアはそれぞれの電源電圧に最適化して設計しているため,低電圧動作時のエネルギー効率が従来型のDVFSプロセッサより高くなる.CPUコア間でオンチップメモリを共有することで,面積効率を向上させるとともにCPUコアの切替に掛かるオーバヘッドを抑止させる.さらに,組込みリアルタイムシステムへの応用を想定して,マルチパフオーマンスプロセッサの動作構成を切り替えて電力を管理する機能を提案する.電力管理機能をTOPPERS/ASPカーネル上に実装し,実チップ測定に基づいて評価した結果を報告する.

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  21. 排他動作する非均質マルチコアプロセッサとそのリアルタイムOSの実装

    高瀬英希, 李景洙, 石原亨  

    研究報告システムLSI設計技術(SLDM)2014 巻 ( 15 ) 頁: 1 - 6   2014年3月

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    記述言語:日本語  

    高性能 CPU コアと省電力 CPU コアを排他的かつ動的に切り替えて動作するマルチパフォーマンスプロセッサのテストチップを,65 nmの商用プロセステクノロジを用いて試作した.各 CPU コアはそれぞれの電源電圧に最適化して設計しているため,低電圧動作時のエネルギー効率が従来型の DVFS プロセッサより高くなる.CPU コア間でオンチップメモリを共有することで,面積効率を向上させるとともに CPU コアの切替に掛かるオーバヘッドを抑止させる.さらに,組込みリアルタイムシステムへの応用を想定して,マルチパフォーマンスプロセッサの動作構成を切り替えて電力を管理する機能を提案する.電力管理機能を TOPPERS/ASP カーネル上に実装し,実チップ測定に基づいて評価した結果を報告する.

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  22. 動作状況に応じた電源電圧と基板バイアスの同時調節によるLSIのエネルギー効率最大化

    竹下俊宏, 西澤真一, Islam A.K.M. Mahfuzul, 石原 亨, 小野寺秀俊  

    電子情報通信学会 2014年総合大会   2014年3月

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    記述言語:日本語   掲載種別:研究発表ペーパー・要旨(全国大会,その他学術会議)  

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講演・口頭発表等 10

  1. Near-Threshold Cache Architecture for Ultra-Low Energy Computing 招待有り

    Tohru Ishihara

    International Forum on MPSoC for Software-Defined Hardware  2019年7月11日 

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    開催年月日: 2019年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

  2. Minimum Energy Point Tracking Exploiting All-Digital On-Chip Sensors 招待有り

    Tohru Ishihara

    International Forum on MPSoC for Software-Defined Hardware  2018年7月30日 

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    開催年月日: 2018年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

  3. An Integrated Optical Parallel Adder: A First Step towards Light-Speed Data Path Operation 招待有り 国際会議

    Tohru ISHIHARA

    International Forum on MPSoC for Software-defined Hardware  2016年7月14日 

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    開催年月日: 2017年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

    国名:フランス共和国  

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  4. Minimum Energy Point Tracking for Self-Power IoT Processors 招待有り

    Tohru ISHIHARA

    International Forum on MPSoC for Software-defined Hardware  2017年7月3日 

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    開催年月日: 2017年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

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  5. An Integrated Optical Parallel Adder: A First Step towards Light-Speed Data Path Operation 招待有り

    Tohru Ishihara

    International Forum on MPSoC for Software-Defined Hardware  2016年7月14日 

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    開催年月日: 2016年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

  6. Practical Supply and Threshold Voltage Scaling for Energy Efficient Operation of Microprocessors 招待有り

    Tohru Ishihara

    International Forum on MPSoC for Software-Defined Hardware  2015年7月13日 

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    開催年月日: 2015年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

  7. Near-Threshold Computing on Heterogeneous Multicore Architectures 招待有り

    Tohru Ishihara

    International Forum on Embedded MPSoC and Multicore  2014年7月10日 

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    開催年月日: 2014年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

  8. Power Management Techniques for Energy Harvesting Embedded Systems 招待有り

    Tohru Ishihara

    International Forum on Embedded MPSoC and Multicore  2013年7月18日 

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    開催年月日: 2013年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

  9. Loop Instruction Caching for Energy-Efficient Embedded Multitasking Systems 招待有り

    Tohru Ishihara

    International Forum on Embedded MPSoC and Multicore  2012年7月11日 

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    開催年月日: 2012年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

  10. Energy Characterization of Embedded Processors for Software Energy Optimization 招待有り

    Tohru Ishihara

    International Forum on Embedded MPSoC and Multicore  2011年7月5日 

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    開催年月日: 2011年7月

    記述言語:英語   会議種別:口頭発表(招待・特別)  

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科研費 7

  1. 光と電子が密に融合する集積回路のアーキテクチャと設計技術

    研究課題/研究課題番号:20H04155  2020年4月 - 2023年3月

    日本学術振興会  科学研究費助成事業 基盤研究(B)  基盤研究(B)

    石原 亨, 納富 雅也, 塩見 準, 増田 豊, 納富 雅也, 塩見 準, 増田 豊

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    担当区分:研究代表者  資金種別:競争的資金

    配分額:17550000円 ( 直接経費:13500000円 、 間接経費:4050000円 )

    2000年以降のナノフォトニクス技術の急速な発展を背景に、光デバイスは数ミクロンのサイズまで超小型化され、光回路と電子回路を混載して集積することが可能となった。本課題は、光と電子が密に融合する光集積回路のアーキテクチャと設計技術を構築することにより、光集積回路における遅延-電力-面積のトレードオフ限界を明確にし、光集積回路の最適な構成を明らかにするものである。上記目的のために、下記の3項目に取り組む。1)回路設計段階で光集積回路の遅延、電力、面積を予測するモデルを構築する。2)光集積回路に対する設計最適化技術を構築する。3)光集積回路を非ノイマン型演算器に適用し最適化の効果を評価する。

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  2. フォトニクスとエレクトロニクスの融合による光コンピュータの構成法に関する研究

    研究課題/研究課題番号:17K19975  2017年6月 - 2020年3月

    日本学術振興会  科学研究費助成事業 挑戦的研究(萌芽)  挑戦的研究(萌芽)

    石原 亨

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    担当区分:研究代表者  資金種別:競争的資金

    配分額:6370000円 ( 直接経費:4900000円 、 間接経費:1470000円 )

    本研究課題は、光を情報担体としてネットワーク内で高速計算を行う光コンピューティング技術の開発を目的とする。この目的のために、光並列加算器、光並列乗算器、光ニューラルネットワークなど、いくつかの光演算ユニットを開発した。単一の光デバイスの遅延は1ピコ秒未満であるため、光デバイスを回路構成要素として使用することにより、算術演算の計算速度をピコ秒のオーダーに抑えることができる。この超低遅延が、光デバイスを光回路合成に使用する根本的な動機である。光回路の消費電力を削減するいくつかの重要な技術の開発も行った。光電子回路シミュレーションにより、回路の光速動作を実証した。

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  3. IoT社会の実現を目指した次世代コンピューティング基盤の研究

    研究課題/研究課題番号:17H01712  2017年4月 - 2020年3月

    日本学術振興会  科学研究費助成事業 基盤研究(B)  基盤研究(B)

    石原 亨, 増田 豊, 小野寺 秀俊, 増田 豊, 小野寺 秀俊

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    担当区分:研究代表者  資金種別:競争的資金

    配分額:18850000円 ( 直接経費:14500000円 、 間接経費:4350000円 )

    商用の65nm CMOSプロセステクノロジを使用し、動的電圧制御(電源電圧とバックゲートバイアス)を可能とするプロセッサを試作した。プロセッサ設計にはオープンソースコアであるRISC-Vを使用した。平成29年度に試作した各種要素回路の評価結果をフィードバックし、各種センサを備えたプロセッサとして実現した。1.2Vから0.3Vまでのニアスレッショルド電圧(しきい値電圧近傍の電源電圧)およびサブスレッショルド電圧(しきい値電圧以下の電源電圧)での動作を実チップにより実証した。また、プロセッサの動作状況および発電システムの発電状況に応じて、1)最小エネルギー動作、2)最小電力動作、3)最低電圧動作、をソフトウェアから最適に制御するプロセッサの動的電圧制御メカニズムを構築した。事前に作成した線形近似モデルと温度センサおよび電流センサの値からプロセッサの最適な動作点(電源電圧としきい値電圧の組)を実行時に計算する機構を構築した。研究の成果は国内外の関連する会議で発表した。
    過去に試作した環境発電技術を発展させ、太陽光だけでなく風力や体温あるいは振動などから効率良く電力を創りだす環境発電システムのアーキテクチャ開発の検討を開始した。内蔵キャパシタを用いて、環境から取り入れた電力をバッテリや各種機器へ適切にスケジューリングする技術を検討した。さらに、過去に試作した環境発電システムを再設計し、ソフトウェアからの制御を容易にするメカニズムを構築した。これにより、乾電池と環境発電池のミックス電源でプロセッサを10年継続動作させるシステムの構築を狙う。環境発電システムに関する成果は電気化学会キャパシタ技術委員会の招待講演にて発表した。さらには、発電装置、蓄電池、プロセッサシステムおよびアプリケーションプログラムの動作を総合的に考慮し、システム全体をOSから統合的に管理する電力管理技術を検討した。

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  4. 自律的に最小エネルギー動作を実現する集積回路設計技術

    研究課題/研究課題番号:16H01713  2016年4月 - 2020年3月

    日本学術振興会  科学研究費助成事業 基盤研究(A)  基盤研究(A)

    小野寺 秀俊, 塩見 準, 石原 亨, 土谷 亮, 塩見 準, 石原 亨, 土谷 亮

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    担当区分:研究分担者 

    本研究では、集積回路を所定の速度制約の下で消費エネルギー最小の動作点(MEP)で動作させるという新規動作機構を提案し、その一実現手法を世界に先駆けて開発するものである。研究内容は、最小エネルギー動作点を求める問題(MEP探索技術)と、動作環境により変動するMEPにどのように追従するかという問題(MEPT動作機構)に分類できる。MEP探索技術については、制御対象回路のMEPの解析・モデル化と、オンチップモニタによる動作状況情報の取得方法を検討する。MEPT動作機構については、VthとVddの更新アルゴリズムの開発と、Vth制御用基板バイアス生成回路の開発を計画している。
    本年度における研究実勢の概要は以下の通りである。
    MEP探索技術についての実績は、次の2点にまとめられる。第1の成果は、nMOSトランジスタとpMOSトランジスタのしきい値を独立に設定する事により、電源電圧一定の条件において最小エネルギー動作点(MEP)に到達するアルゴリズムを明かにした事である。第2の成果は、静的消費電力と動的消費電力の割合を一定に保つことにより、MEPに準ずる消費エネルギーで回路が動作することを示したことである。
    MEPT動作機構については、基板バイアス生成回路をセルベース設計により実装する設計技術を開発した。実際に、65nmのSOIプロセスにおいて基板バイアス生成回路のテストチップを試作し、詳細な動作特性を評価した。開発回路の特徴は、B級出力段により基板容量の充放電を効率的に行うバッファ回路にある。その設計手順を明確化し、制御対象の回路に応じて基板バイアス生成回路を迅速に設計する方法を明かにした。

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  5. ニアスレッショルド電圧動作に適したオンチップメモリの研究

    研究課題/研究課題番号:26540021  2014年4月 - 2017年3月

    日本学術振興会  科学研究費助成事業 挑戦的萌芽研究  挑戦的萌芽研究

    石原 亨

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    担当区分:研究代表者 

    配分額:3640000円 ( 直接経費:2800000円 、 間接経費:840000円 )

    従来の半分以下の低い電源電圧で安定して動作するオンチップメモリシステムを開発した。このオンチップメモリには0.25V程度の極低電圧で安定動作するための工夫を組み込んだ。従来のオンチップメモリと比べて面積は2倍以上となるが、性能を従来メモリと同等に保ったまま消費エネルギーをおよそ半分に低減することに成功した。考案したオンチップメモリ回路を実プロセッサチップに搭載し有効性を実証した。本研究成果により情報処理学会山下記念研究賞やIEEE SSCS Japan Chapter VDEC Design Awardなど多数の賞を受賞した。

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  6. 環境発電技術を用いた社会に溶け込むコンピューティング基盤の研究

    研究課題/研究課題番号:26280013  2014年4月 - 2017年3月

    日本学術振興会  科学研究費助成事業 基盤研究(B)  基盤研究(B)

    石原 亨, 土谷 亮, 小野寺 秀俊, 土谷 亮, 小野寺 秀俊

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    担当区分:研究代表者 

    配分額:16770000円 ( 直接経費:12900000円 、 間接経費:3870000円 )

    太陽光などの不安定な自然エネルギーのみをエネルギー源として極低消費電力動作するマイクロプロセッサシステムを開発した。このマイクロプロセッサには0.3V程度の極低電圧で安定動作するための工夫を組み込んだ。上述のマイクロプロセッサチップを試作し、μW級の極低電力動作を実証した。さらに、電源電圧としきい値電圧を同時調節することにより性能あたりの消費エネルギーを最小化する電圧制御技術を世界に先駆けて考案した。考案したエネルギー最小化技術を実プロセッサチップに適用し有効性を実証した。本研究成果により情報処理学会山下記念研究賞やIEEE SOCC Best Paper Awardなど多数の賞を受賞した。

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  7. 自律的特性補償により閾値付近の低電圧まで安定動作する集積回路設計技術

    研究課題/研究課題番号:25280014  2013年4月 - 2017年3月

    日本学術振興会  科学研究費助成事業 基盤研究(B)  基盤研究(B)

    小野寺 秀俊, 土谷 亮, 石原 亨, 西澤 真一, 土谷 亮, 石原 亨, 西澤 真一,

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    担当区分:研究分担者 

    電源電圧の低下に伴い、トランジスタ特性のばらつきによる回路特性変動が拡大する。低電圧での安定動作を達成するため、トランジスタ特性のばらつき量を自己診断するモニタ回路と、基板電圧の調節によりばらつき量を補償する基板バイアス生成回路を開発した。ばらつきに脆弱なラッチ回路について動作安定性の解析方法を開発し、閾値付近の低電圧まで安定動作させるための設計指針を求めた。これらの技術により、自律的特性補償により低電圧でも安定に動作する集積回路が実現できる。

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産業財産権 8

  1. 光乗算器および光乗算方法

    新家 昭彦 , 納富 雅也 , 野崎 謙悟 , 北 翔太 , 高田 健太 , 石原 亨 , 小野寺秀俊 , 今井悠貴

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    出願日:2017年8月

    公開日:2019年3月

    特許番号/登録番号:特許6707752  登録日:2020年5月 

    出願国:国内   取得国:国内

  2. 光論理回路

    新家 昭彦 , 納富 雅也 , 野崎 謙悟 , 北 翔太 , 石原 亨

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    出願番号:2017-36318  出願日:2017年2月

    公開日:2018年9月

    特許番号/登録番号:特許6699826  登録日:2020年5月 

  3. 光論理回路

    新家 昭彦 , 納富 雅也 , 野崎 謙悟 , 石原 亨

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    出願日:2016年8月

    公開日:2018年3月

    特許番号/登録番号:特許6742584  登録日:2020年7月 

  4. 光乗算器および光乗算方法

    新家 昭彦, 納富 雅也, 野崎 謙悟, 北 翔太, 高田 健太, 石原 亨, 小野寺秀俊, 今井悠貴

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    出願人:日本電信電話株式会社, 国立大学法人京都大学

    出願番号:特願2017-159095  出願日:2017年8月

    公開番号:特開2019-40225  公開日:2019年3月

    特許番号/登録番号:特許6707752  登録日:2020年5月  発行日:2020年6月

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  5. 光論理回路および加算器

    新家 昭彦, 納富 雅也, 野崎 謙悟, 石原 亨, 井上弘士

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    出願人:日本電信電話株式会社, 国立大学法人京都大学

    出願番号:特願2016-39778  出願日:2016年3月

    公開番号:特開2017-158041  公開日:2017年9月

    特許番号/登録番号:特許6536959  登録日:2019年6月  発行日:2019年7月

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  6. 消費電力評価装置、電力係数作成システム、消費電力評価方法及び電力係数作成方法

    神山 剛, 宮沢 祐光, 石原 亨, 久住 憲嗣, 金田 裕介, 奥平 拓見

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    特許番号/登録番号:特許5429746  発行日:2013年12月

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  7. 消費電力分析システムおよびアプリケーション開発ツール

    小西 哲平, 神山 剛, 大久保 信三, 稲村 浩, 石原 亨, 久住 憲嗣, 部谷 修平

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    特許番号/登録番号:特許5787259  発行日:2015年8月

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  8. プロセッサ設計を特徴付けるための方法、装置、論理プログラム及びシステム

    石原 亨, ファルザン ファラー

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    特許番号/登録番号:特許5298444  発行日:2013年6月

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担当経験のある科目 (本学以外) 1

  1. 集積システム設計論

    2020年10月 - 2021年2月 京都大学)

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    科目区分:大学院専門科目  国名:日本国

 

メディア報道 2

  1. 光ニューラルネットワークに関する解説と研究記事が日経エレクトロニクスに掲載 新聞・雑誌

    日経BP社  日経エレクトロニクス  日経エレクトロニクス2021年3月号 pp.35-38  2021年3月

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    執筆者:本人以外 

  2. 光の伝搬でAI処理を行う光ニューラルネットワークの解説と研究記事が日経クロステックに掲載 インターネットメディア

    日経BP社  日経クロステック  https://xtech.nikkei.com/atcl/nxt/column/18/01558/00007/  2021年2月

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    執筆者:本人以外 

学術貢献活動 5

  1. 電子情報通信学会 『Special Section on VLSI Design and CAD Algorithms』編集委員会 編集委員

    役割:企画立案・運営等, 査読

    2020年4月 - 現在

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    種別:審査・学術的助言 

  2. IEEE Symposium on Low-Power and High-Speed Chips and Systems組織委員会 副委員長 国際学術貢献

    役割:企画立案・運営等, パネル司会・セッションチェア等

    2020年4月 - 現在

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    種別:大会・シンポジウム等 

  3. 電子情報通信学会回路とシステム研究専門委員会委員

    役割:企画立案・運営等

    2020年4月 - 現在

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    種別:学会・研究会等 

  4. Asia and South Pacific Design Automation Conference, Steering Committee Secretary 国際学術貢献

    役割:企画立案・運営等

    2020年4月 - 現在

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    種別:大会・シンポジウム等 

  5. 電子情報通信学会 『Special Section on Circuit and Systems』編集委員会 編集委員

    役割:企画立案・運営等, 査読

    2019年7月 - 2020年9月

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    種別:審査・学術的助言