容量効率を意識したソース・タグ値に基づくセグメント化による発行キューのエネルギー削減

森健一郎, 安藤秀樹

情報処理学会研究報告   2020-ARC-241 巻 ( 3 ) 頁： 1-12   2020年7月

SWQUE: A Mode Switching Issue Queue with Priority-Correcting Circular Queue 査読有り

H. Ando

Proceedings of the 52nd Annual IEEE/ACM International Symposium on Microarchitecture     頁： 506-518   2019年10月

Improving the Instruction Fetch Throughput with Dynamically Configuring the Fetch Pipeline 査読有り

R. Matsuo, R. Shioya, and H. Ando

IEEE Computer Architecture Letters   18 巻 ( 2 ) 頁： 170-173   2019年7月

キャッシュ・パーティショニングによる性能向上のためのMLPを意識した実行サイクル数の推定

今泉勇斗, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2019-ARC-236 巻 ( 24 ) 頁： 1-8   2019年6月

グループ化したストリームからのフィードバックを用いたストリーム毎に最適化するストリーム・プリフェチャの高効率化

劉兆良, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2019-ARC-235 巻 ( 21 ) 頁： 1-17   2019年3月

Performance Improvement by Prioritizing the Issue of the Instructions in Unconfident Branch Slices 査読有り

H. Ando

Proceedings of the 51st Annual International Symposium on Microarchitecture     頁： 82-94   2018年10月

Improving Instruction Fetch Throughput with Dynamic Control of Pipeline Structure 査読有り

R. Matsuo, R. Shioya, and H. Ando

MICRO-51 ACM Student Research Competition     頁： Poster no.10   2018年10月

Rearranging Random Issue Queue with High IPC and Short Delay 査読有り

S. Sakai, T. Suenaga, R. Shioya, H. Ando

Proceesings of the 36th IEEE International Conference on Computer Design     頁： 123-131   2018年10月

パイプライン構造の動的制御による命令フェッチ・スループットの向上

松尾玲央馬, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2018-ARC-232 巻 ( 3 ) 頁： ?-?   2018年7月

SRAMの電力/遅延シミュレータCACTIへのシングルエンド方式の対応

李虹希, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2018-ARC-232 巻 ( 15 ) 頁： ?-?   2018年7月

Performance Improvement Techniques in Tightly Coupled Multicore Architectures for Single-Thread Applications 査読有り

K. Doi, R. Shioya, and H. Ando

IPSJ Journal of Information Processing   26 巻   頁： 445-460   2018年6月

A Tightly Coupled Heterogeneous Core with Highly Efficient Low-Power Mode 査読有り

Y. Chidai, K. Izuoka, R. Shioya, M. Goshima, and H. Ando

Proceedings of 31st International Conference on Architecture of Computing Systems     頁： 211-224   2018年4月

低電力モードを備えるプロセッサとモード切り替えアルゴリズムによる電力効率の向上

塩谷亮太, 地代康政, 出岡宏二郎, 五島正裕, 安藤秀樹

情報処理学会研究報告   2017-ARC-226 巻 ( 17 ) 頁： 1-11   2017年5月

FXA: Executing Instructions in Front-End for Energy Efficiency 査読有り

R. Shioya, R. Takami, M. Goshima, and H. Ando

IEICE Transactions on Information and Systems   E99-D 巻 ( 4 ) 頁： 1092-1107   2016年4月

フロントエンド実行方式における高エネルギー効率なメモリ・レベル並列性の利用

出岡宏二郎, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2016-ARC-219 巻 ( 12 ) 頁： 1-6   2016年3月

フロントエンド実行方式におけるエネルギー効率向上のためのインオーダ実行モード切り替えアルゴリズム

地代康政, 出岡宏二郎, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2016-ARC-219 巻 ( 14 ) 頁： 1-6   2016年3月

最適な置き換え予測に基づくフィルタ・キャッシュのミス率削減

古橋陽平, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2016-ARC-219 巻 ( 14 ) 頁： 1-6   2016年3月

Improvement of Renamed Trace Cache through the Reduction of Dependent Path Length for High Energy Efficiency 査読有り

R. Shioya, H. Ando

IEICE Transactions on Information and Systems   E99-D 巻 ( 3 ) 頁： 630-640   2016年3月

Performance of Dynamic Instruction Window Resizing for a Given Power Budget under DVFS Control 査読有り

H. Ando and R. Shioya

IEICE Transactions on Information and Systems   E99-D 巻 ( 2 ) 頁： 341-350   2016年2月

ランダムバッファの発行キューにより生じる性能低下の抑制

酒井信二, 塩谷亮太, 安藤秀樹

情報処理学会研究報告     頁： 2015-ARC-216-16   2015年8月

フロントエンド実行方式におけるエネルギー効率向上のためのインオーダ実行モード切り替えアルゴリズムの初期検討

地代康政, 塩谷亮太, 安藤秀樹

情報処理学会研究報告     頁： 2015-ARC-216-17   2015年8月

A Front-end Execution Architecture for High Energy Efficiency 査読有り

R. Shioya, M. Goshima, and H. Ando

Proceedings of the 47th Annual International Symposium on Microarchitecture     頁： 419-431   2014年12月

タグの2段階比較を行う発行キューによる消費エネルギー削減の評価

小林誠弥, 塩谷亮太, 安藤秀樹

情報処理学会研究報告     頁： Vol.2014-ARC-213, No.5   2014年12月

MLP-Aware Dynamic Instruction Window Resizing in Superscalar Processors for Adaptively Exploiting Available Parallelism 査読有り

Y. Kora, K. Yamaguchi, and H. Ando

IEICE Transactions on Information and Systems   E97-D 巻 ( 12 ) 頁： 3110-3123   2014年12月

Energy Efficiency Improvement of Renamed Trace Cache through Reduction of Dependent Path Length 査読有り

R. Shioya and H. Ando

Proceedings of the 32nd International Conference on Computer Design     頁： 416-423   2014年10月

仮想リオーダ・バッファ方式における性能改善技術

蘇翰, 塩谷亮太, 安藤秀樹

情報処理学会研究報告     頁： Vol.2014-ARC-212, No.16   2014年10月

マルチコアプロセッサSKYにおけるTLP抽出のための最適化

土井渓太, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2013-ARC-207 巻   頁： No.13   2013年12月

MLP-Aware Dynamic Instruction Window Resizing for Adaptively Exploiting Both ILP and MLP 査読有り

Yuya Kora, Kyohei Yamaguchi, Hideki Ando

Proceedings of the 46th Annual International Symposium on Microarchitecture     頁： 37-48   2013年12月

フロントエンドで命令を実行するプロセッサにおけるエネルギー効率の評価

鷹見怜, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2013-ARC-206 巻 ( 7 ) 頁： ?-?   2013年7月

一致経路長の短縮によるRenamed Trace Cache のエネルギー効率向上 査読有り

塩谷亮太, 安藤秀樹

2013年先進的計算基盤システムシンポジウム SACSIS 2013     頁： 56-64   2013年5月

タグの2段階比較による発行キューの消費エネルギー削減 査読有り

小林誠弥, 塩谷亮太, 安藤秀樹

2013年先進的計算基盤システムシンポジウムSACSIS 2013     頁： 2-9   2013年5月

資源リサイジングとクロック周波数ブーストを適応的に切り替えるデュアルターボブースト 査読有り

山口恭平, 塩谷亮太, 安藤秀樹

2013年先進的計算基盤システムシンポジウム SACSIS 2013     頁： 20-17   2013年5月

データ・キャッシュ・ミスの周期的発生を利用したヒット/ミス予測器

山田亮輔, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2012-ARC-201 巻   頁： No.13   2012年8月

動的な資源のリサイジングを組み合わせたデュアルターボブースト

山口恭平, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2012-ARC-201 巻   頁： No.18   2012年8月

仮想リオーダ・バッファ方式におけるロード/ストア・キューの単純化 査読有り

稲垣貴範, 塩谷亮太, 安藤秀樹

2012年先進的計算基盤システムシンポジウム SACSIS 2012     頁： 262-269   2012年5月

L1データ・キャッシュ・ミスに着目した命令発行キューの動的リサイジング

有松優, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   2012-ARC-198 巻 ( 9 ) 頁： 1-7   2012年1月

仮想リオーダ・バッファ方式におけるロード/ストア・キューの単純化

稲垣貴範, 塩谷亮太, 安藤秀樹

情報処理学会研究報告   .2012-ARC-198 巻 ( 9 ) 頁： プロセッサ・アーキテクチャ1   2012年1月

Evaluation of Issue Queue Delay: Banking Tag RAM and Identifying Correct Critical Path 査読有り

K. Yamaguchi, Y. Kora, and H. Ando

Proceedings of the 29th International Conference on Computer Design     頁： 313-319   2011年10月

仮想リオーダ・バッファ方式における選択的先行実行による低消費電力化

加藤里奈, 安藤秀樹

情報処理学会研究報告   2011-ARC-196 巻 ( 16 ) 頁： 1-8   2011年7月

発行キューのタグRAMのバンク化と正確なクリティカルパスの遅延時間評価

山口恭平, 甲良祐也, 安藤秀樹

情報処理学会研究報告   2011-ARC-196 巻 ( 17 ) 頁： 1-8   2011年7月

仮想化により拡大したリオーダ・バッファによる先行実行 査読有り

市原敬吾, 田中雄介, 安藤秀樹

2011年先進的計算基盤システムシンポジウム SACSIS 2011     頁： 64-71   2011年5月

MLPに着目したパイプライン化発行キューの動的サイジング 査読有り

甲良祐也, 安藤秀樹

2011年先進的計算基盤システムシンポジウム SACSIS 2011     頁： 72-81   2011年5月

Register File Size Reduction through Instruction Pre-Execution Incorporating Value Prediction 査読有り

Y. Tanaka and H. Ando

IEICE Transactions on Information and Systems   E93-D 巻 ( 12 ) 頁： 3294-3305   2010年12月

リオーダ・バッファの仮想的な拡大による先行実行

市原敬吾，田中雄介，安藤秀樹

情報処理学会研究報告   2010-ARC-190 巻   2010年8月

リオーダ・バッファのハードウェア量と消費エネルギーの削減 査読有り

岩原佑磨，安藤秀樹

2010年先進的計算基盤システムシンポジウム SACSIS 2010     頁： 37-44   2010年5月

命令発行キューの遅延時間評価 査読有り

甲良祐也，安藤秀樹

2010年先進的計算基盤システムシンポジウム SACSIS 2010     頁： 45-52   2010年5月

マルチコアプロセッサにおけるメモリ依存予測及び同期機構

秋田晃治，小林良太郎，安藤秀樹

情報処理学会研究報告   2010-ARC-188 巻   2010年3月

Energy-Efficient Pre-Execution Techniques in Two-Step Physical Register Deallocation 査読有り

K. Hyodo, K. Iwamoto, and H. Ando

IEICE Transactions on Information and System   E92-D 巻 ( 11 ) 頁： 2186-2195   2009年11月

Reducing Register File Size through Instruction Pre-Execution Enhanced by Value Prediction 査読有り

Y. Tanaka and H. Ando

Proceedings of the 27th IEEE International Conference on Computer Design     頁： 238-245   2009年10月

リオーダ・バッファのハードウェア量削減

岩原佑磨，安藤秀樹

情報処理学会研究報告   2009-ARC-185 巻   2009年10月

命令発行キューの遅延時間評価

甲良祐也，安藤秀樹

情報処理学会研究報告   2009-ARC-185 巻   2009年10月

命令発行キューの深いパイプライン化のための投機発行 査読有り

加藤 伸幸、安藤 秀樹

2009年先進的計算基盤システムシンポジウム SACSIS2009     頁： 319-326   2009年5月

値予測を用いた命令先行実行によるレジスタ・ファイルの縮小 査読有り

田中 雄介、安藤 秀樹

2009年先進的計算基盤システムシンポジウムSACSIS 2009     頁： 335-343   2009年5月

物理レジスタ2段階解放方式の低消費電力化手法の評価

岩本健吾，安藤秀樹

情報処理学会研究報告   2009-ARC-18 巻   2009年4月

値予測を用いた物理レジスタ2段階開放による命令先行実行方式の性能向上

田中雄介, 安藤秀樹

情報処理学会研究報告   2008-ARC-180 巻   頁： 3-8   2008年10月

命令発行キューの深いパイプライン化

加藤 伸幸, 安藤 秀樹

情報処理学会研究報告   2008-ARC-179 巻   頁： 37-42   2008年8月

Two-Step Physical Register Deallocation for Data Prefetching and Address Pre-Calculation 査読有り

A. Yamamoto, Y. Tanaka, H. Ando, and T. Shimada

IPSJ Transactions on Advanced Computing Systems   1 巻 ( 2 ) 頁： 34-46   2008年8月

選択的先行実行による物理レジスタ2段階解放方式の低消費電力化 査読有り

兵藤 一永、安藤 秀樹

2008年先進的計算基盤システムシンポジウム SACSIS 2008     頁： 237-244   2008年6月

Data Prefetching and Address Pre-Calculation through Instruction Pre-Execution with Two-Step Physical Register Deallocation 査読有り

A. Yamamoto, Y. Tanaka, H. Ando, and Toshio Shimada

Proceedings of the Eighth Workshop on Memory Performance: Dealing with Applications, Systems and Architectures     頁： 41-48   2007年9月

物理レジスタ2段階解放による命令先行実行方式の評価

田中雄介, 安藤秀樹

情報処理学会研究報告   2007-ARC-174 巻   頁： 163-168   2007年8月

物理レジスタ2段階解放による命令先行実行方式の低消費電力化

兵藤一永, 安藤秀樹

情報処理学会研究報告   2007-ARC-174 巻   頁： 169-174   2007年8月

パイプラインステージ統合とDVSの併用による消費電力の削減 査読有り

嶋田創、安藤秀樹、島田俊夫

情報処理学会論文誌コンピューティングシステム   48 巻 ( SIG 3(ACS 17) ) 頁： 75-87   2007年2月

先行実行を利用したロード命令のレイテンシ削減および正確なスケジューリング手法 査読有り

山本哲弘、安藤秀樹、島田俊夫

2006年先進的計算基盤システムシンポジウム SACSIS 2006     頁： 133-143   2006年5月

Limits of Thread-Level Parallelism in Non-numerical Programs 査読有り

A. Nakajima, R. Kobayashi, H. Ando, and T. Shimada

IPSJ Transaction on Advance Computing Systems   47 巻 ( SIG 7 (ACS 14) ) 頁： 12-20   2006年5月

A Hybrid Power Reduction Scheme Using Pipeline Stage Unification and Dynamic Voltage Scaling 査読有り

H. Shimada, H. Ando, and T. Shimada

Proceedings of the Nineth IEEE Symposium on Low-Power and High-Speed Chips (COOL Chips IX)     頁： 201-214   2006年4月

スーパスカラ・プロセッサのための物理レジスタ2段階解放

山本哲弘、安藤秀樹、島田俊夫

情報処理学会アーキテクチャ研究会報告   2005-ARC-164 巻   頁： 7-12   2005年8月

VT-CMOSキャッシュの性能低下をアドレス予測を用いて低減する先行起動機構 査読有り

小林良太郎、藤岡涼、安藤秀樹、島田俊夫

情報処理学会論文誌コンピューティングシステム   46 巻 ( SIG 3(ACS 8) ) 頁： .92-106   2005年1月

VT-CMOSキャッシュの性能低下をアドレス予測を用いて低減する先行起動機構 査読有り

小林良太郎、藤岡涼、安藤秀樹、島田俊夫

情報処理学会論文誌コンピューティングシステム   46 巻 ( SIG 3 (ACS 8) ) 頁： 92-106   2005年1月

単一チップ・マルチプロセッサSKYにおける投機的スレッド実行の性能評価,

上村井明夫、小林良太郎、安藤秀樹、島田俊夫

電子情報通信学会信学技法 CPSY2004   104 巻 ( 592 ) 頁： 43-48   2005年1月

SMTプロセッサにおける物理レジスタ共有によるスレッド間通信機構 査読有り

澁谷真帆、小林良太郎、安藤秀樹、島田俊夫

2005年先進的計算基盤システムシンポジウム SACSIS 2005     頁： 407-414   2005年

Limit of Thread-Level Parallelism on Partitioning Levels and Speculations in Non-Numerical Programs 査読有り

A. Nakajima, R. Kobayashi, H. Ando, and T. Shimada

Proceedings of the Eighth International Symposium on Low-Power and High-Speed Chips (COOL Chips VIII)     頁： 465-472   2005年

SKYのマルチスレッド・モデルを実現したSMTプロセッサにおける物理レジスタの共有化手法

澁谷真帆、小林良太郎、安藤秀樹、島田俊夫

情報処理学会アーキテクチャ研究会報告   2004-ARC-160 巻   頁： 41-46   2004年12月

頻出値を利用した物理レジスタの共有化手法 査読有り

山本哲弘、大熊穣、片山清和、小林良太郎、安藤秀樹、島田俊夫

情報処理学会論文誌コンピューティングシステム   45 巻 ( SIG11 (ACS 7) ) 頁： 133-143   2004年10月

クラスタ化スーパスカラ・プロセッサにおけるレジスタ・ファイル階層化と選択的広域通信制御

望月厚志、嶋田創、安藤秀樹、島田俊夫

情報処理学会アーキテクチャ研究会報告   2004-ARC-158 巻   頁： 19-24   2004年5月

データ依存を考慮したプレスケジューリングを行う命令スケジューラ

打田高章、本間幹英、嶋田創、安藤秀樹、島田俊夫

情報処理学会アーキテクチャ研究会   2004-ARC-156 巻   頁： 25-30   2004年2月

非数値計算プログラムにおけるスレッドレベル並列性の限界：スレッド間メモリ曖昧性除去技術との関係

中嶋昭夫、小林良太郎、安藤秀樹、島田俊夫

情報処理学会 アーキテクチャ研究会   2004-ARC-156 巻   頁： 19-24   2004年2月

単一チップ・マルチプロセッサSKYにおけるデータフローを考慮したスレッド分割技法

山口武、小林良太郎、安藤秀樹、島田俊夫

情報処理学会 アーキテクチャ研究会   2004-ARC-156 巻   頁： 1-6   2004年2月

パイプラインステージ統合によるプロセッサの消費エネルギーの削減 査読有り

嶋田創、安藤秀樹、島田俊夫

情報処理学会論文誌コンピューティングシステム   45 巻 ( SIG 1 (ACS 4) ) 頁： 18-30   2004年

パイプラインステージ統合とダイナミック・ボルテージ・スケーリングを併用したハイブリッド消費電力削減機構 査読有り

嶋田創、安藤秀樹、島田俊夫

2004年先進的計算基盤システムシンポジウム SACSIS 2004     頁： 11-18   2004年

パイプラインステージ統合：将来のモバイルプロセッサのための消費エネルギー削減技術 査読有り

嶋田創、安藤秀樹、島田俊夫

2003年先進的計算基盤システムシンポジウム SACSIS 2003     頁： 283-290   2003年

* Pipeline Stage Unification: A Low-Energy Consumption Technique for Future Mobile Processors 査読有り

H. Shimada, H. Ando, and T. Shimada

Proceedings of the 2003 International Symposium on Low Power Electronics and Design,     頁： 326-329   2003年

頻出値を利用した物理レジスタの静的共有化手法 査読有り

大熊穣、片山清和、安藤秀樹、島田俊夫

2003年先進的計算基盤システムシンポジウム SACSIS 2003     頁： 291-298   2003年

関数呼び出し時のレジスタの退避／復元に着目したメモリリネーミング手法

片山清和、安藤秀樹、島田俊夫

情報処理学会研究報告   2002-ARC-150 巻   頁： 107-112   2002年11月

最近の値の局所性に着目した共有化による物理レジスタ削減

大熊穣、片山清和、小林良太郎、安藤秀樹、島田俊夫

2002年並列/分散/協調処理に関するサマー・ワークショップ（SWoPP'02）、情報処理学会研究会報告   2002-ARC-149 巻   頁： 73-78   2002年8月

ライン・バッファ・ヒット/ミス予測を利用した動的命令スケジューリング

福田祥貴、片山清和、安藤秀樹、島田俊夫

2002年並列/分散/協調処理に関するサマー・ワークショップ（SWoPP'02）、情報処理学会研究報告   2002-ARC-149 巻   頁： 139-144   2002年8月

単一チップマルチプロセッサ・アーキテクチャSKYにおけるスレッド分割技法の評価

川梅慶紀、小林良太郎、安藤秀樹、島田俊夫

情報処理学会研究報告   2002-ARC-146 巻   頁： 1-6   2002年2月

最近の値の局所性を利用するロード値予測手法

松本潤一、片山清和、安藤秀樹、島田俊夫

情報処理学会研究報告   2002-ARC-146 巻   頁： 73-78   2002年2月

単一チップマルチプロセッサ・アーキテクチャSKYにおけるメモリ同期機構の評価

市村和人、小林良太郎、安藤秀樹、島田俊夫

情報処理学会研究報告   2002-ARC-146 巻   頁： 7-12   2002年2月

遺伝的アルゴリズムを用いた列車運転整理ダイヤの作成

竹内友章、松崎元昭、安藤秀樹、島田俊夫

竹内友章、松崎元昭、安藤秀樹、島田俊夫   TER-02-1～7・9～10 巻   頁： 1-6   2002年1月

A Preactivating Mechanism for a VT-CMOS Cache using Address Prediction 査読有り

R. Fujioka, K. Katayama, R. Kobayashi, H. Ando, and T. Shimada

Proceedings of the 2002 International Symposium on Low Power Electronics andDesign     2002年

VT-CMOSを用いたデータキャッシュでの性能低下をアドレス予測を用いて低減する手法

藤岡涼、片山清和、小林良太郎、安藤秀樹、島田俊夫

電子情報通信学会技術研究報告   DSP2001-120 巻   頁： 75-82   2001年10月

低消費電力化のための可変パイプライン

嶋田創、 安藤秀樹、島田俊夫

情報処理学会研究報告   2001-ARC-145 巻   頁： 57-62   2001年10月

値予測を用いた分岐予測機構の計算機性能に与える影響

中村幸司, 片山清和, 布施裕基, 安藤秀樹，島田俊夫

情報処理学会研究報告   2001-ARC-141 巻   頁： 59-64   2001年1月

sgshare分岐予測機構における選択機構が予測性能に与える影響の評価

布施裕基, 安藤秀樹，島田俊夫

情報処理学会研究報告   2001-ARC-141 巻   頁： 53-58   2001年1月

データフロー・グラフの最長パスに着目したクラスタ化スーパスカラ・プロセッサにおける命令発行機構 査読有り

小林良太郎、安藤秀樹、島田俊夫

2001年並列処理シンポジウムJSPP2001     頁： 31-38   2001年

両パス実行の性能評価と実行判定精度の改善 査読有り

片山清和、安藤秀樹、島田俊夫

情報処理学会論文誌ハイパフォーマンスコンピューティングシステム   42 巻 ( SIG 9 (HPS 3) ) 頁： 106-118   2001年

値予測を利用した分岐予測機構 査読有り

片山清和、戸田聡、中村幸司、布施裕基、安藤秀樹、島田俊夫

情報処理学会論文誌ハイパフォーマンスコンピューティングシステム   42 巻 ( SIG 12 (HPS 4) ) 頁： 22-36   2001年

低レイテンシ1対1結合マルチポート・インターリーブ・キャッシュの評価 査読有り

嶋田創、安藤秀樹、島田俊夫

情報処理学会論文誌ハイパフォーマンスコンピューティングシステム   42 巻 ( SIG 12 (HPS 4) ) 頁： 1-21   2001年

エリート個体群に共通の性質をサブゴールとする自律的漸進進化 査読有り

松崎元昭、川合隆光、安藤秀樹、島田俊夫

計測自動制御学会論文集   37 巻 ( 4 ) 頁： 362-371   2001年

数値計算応用向けスレッド・レベル並列処理マルチプロセッサ・アーキテクチャSKY 査読有り

小林良太郎、小川行宏、岩田充晃、安藤秀樹、島田俊夫

情報処理学会論文誌   42 巻 ( 2 ) 頁： 349-366   2001年

非数値計算プログラムにおけるスレッド・レベル並列の限界

加納正晃、小林良太郎、安藤秀樹、島田俊夫

情報処理学会研究報告   2000-ARC-140 巻   頁： 55-60   2000年11月

遺伝的アルゴリズムを用いたオンライン分岐予測機構の設計

石田圭太郎，松崎元昭, 安藤秀樹，島田俊夫

情報処理学会研究報告   2000-ARC-136 巻   頁： 7-12   2000年1月

Progressive Evolution with Subgoals that Are Common Properties in Elite Population 査読有り

Proceedings of the Fifth International Symposium on Artificial Life and Robotics (AROB 5th'00)     頁： 410-415   2000年

分岐フィルタリングによる両パス実行性能の改善 査読有り

2000年並列処理シンポジウムJSPP2000     頁： 253-260   2000年

値予測を用いた分岐予測 査読有り

2000年並列処理シンポジウムJSPP2000     頁： 237-244   2000年

クロスバスイッチをなくしたマルチバンクキャッシ 査読有り

2000年並列処理シンポジウムJSPP2000     頁： 107-114   2000年

2レベル表方式による分岐先バッファ 査読有り

情報処理学会論文誌   41 巻 ( 5 ) 頁： 1351-1359   2000年

オンチップマルチプロセッサアーキテクチャSKYの評価

小川行宏、小林良太郎、安藤秀樹、島田俊夫

情報処理学会研究報告   99-ARC-135 巻   頁： 17-24   1999年11月

クロスバスイッチをなくしたマルチバンクキャッシュ

嶋田創、安藤秀樹、島田俊夫

情報処理学会研究報告   99-ARC-135 巻   頁： 75-80   1999年11月

データフロー・グラフの最長パスに着目したクラスタ化スーパスカラ・プロセッサにおける命令発行機構

小林良太郎、安藤秀樹、島田俊夫

情報処理学会研究報告   99-ARC-134 巻   頁： 181-186   1999年8月

コード再配置による命令キャッシュミスの削減

橋本敬介、安藤秀樹、島田俊夫

情報処理学会研究報告   99-ARC-132 巻   頁： 145-150   1999年3月

遺伝的アルゴリズムを用いた分岐予測機構設計 査読有り

計測自動制御学会論文集   35 巻 ( 11 ) 頁： 1431-1437   1999年

パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェア 査読有り

計測自動制御学会論文集   35 巻 ( 11 ) 頁： 1496-1504   1999年

命令キャッシュミス削減のための基本ブロック単位でのコード再配置手法 査読有り

1999年並列処理シンポジウムJSPP'99     頁： 31-38   1999年

自律的にサブゴールを獲得する漸進進化による論理回路自動設計 査読有り

松崎元昭、川合隆光、安藤秀樹、島田俊夫

計測自動制御学会論文集   35 巻 ( 4 )   1999年

分岐方向の偏りを利用し破壊的競合を低減する分岐予測機構 査読有り

野口良太、森敦司、小林良太郎、安藤秀樹、島田俊夫

情報処理学会論文誌   40 巻 ( 5 ) 頁： 2119-2131   1999年

A Cost-Effective Branch Target Buffer with a Two-Level Table Organization 査読有り

Proceedings of the Second International Symposium on Low-Power and High-Speed Chips     頁： 267   1999年

A Custom Computing Machine for Genetic Algorithms without Pipeline Stalls 査読有り

Proceedings of 1999 IEEE International Conference on Systems, Man, and Cybernetics     頁： 577-584   1999年

An On-Chip Multiprocessor Architecture with a Non-Blocking Synchronization Mechanism 査読有り

Proceedings of the 25th EUROMICRO Conference     頁： 432-440   1999年

2レベル表構成の導入による分岐先バッファの容量削減 査読有り

1999年並列処理シンポジウムJSPP'99     頁： 103-110   1999年

動的に破壊的競合を削減する分岐予測機構に関する検討

森敦司、小林良太郎、安藤秀樹、島田俊夫

電子情報通信学会技術研究報告   98-DSP-89 巻   頁： 27-34   1998年10月

パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェアの実現

北浦理、 川合隆光、安藤秀樹、島田俊夫

第8回インテリジェント・システム・シンポジウム 講演論文集     頁： 333-338   1998年10月

分岐先アドレスの性質を利用した2レベル表による分岐先バッファの容量削減

山田祐司、小林良太郎、安藤秀樹、島田俊夫

情報処理学会研究報告   98-ARC-131 巻   頁： 59-64   1998年9月

パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェア

北浦理、杉浦弘幸、 川合隆光、安藤秀樹、島田俊夫

電子情報通信学会技術研究報告   98-CPSY-81 巻   頁： 1-8   1998年9月

積和標準形可変長遺伝子におけるスキーマ抽出を用いた論理回路設計

杉浦弘幸、川合隆光、安藤秀樹、島田俊夫

第14回ファジィ・システム・シンポジウム     頁： 279-282   1998年6月

制御等価を利用したスレッド分割技法

岩田充晃、小林良太郎、安藤秀樹、島田俊夫

情報処理学会研究会報告   97-ARC-128 巻   頁： 127-132   1998年3月

遺伝的アルゴリズムを用いた分岐予測機構設計

野口良太、松崎元昭、小林良太郎、安藤秀樹、島田俊夫

電子情報通信学会研究会報告   97-CPSY-107 巻   頁： 45-50   1998年1月

複数命令フェッチに対する並列分岐予測/命令フェッチ機構

情報処理学会論文誌   39 巻 ( 6 ) 頁： 1603-1612   1998年

非数値計算プログラムのスレッド間命令レベル並列を利用するプロセッサ・アーキテクチャSKY 査読有り

1998年並列処理シンポジウム予稿集     頁： 87-94   1998年

H3 : High-Speed Hardware for Human-Like Genetic Algorithm 査読有り

Proceedings of the Third International Symposium on Artificial Life and Robotics     頁： 190-195   1998年

分離型パターン履歴表による分岐予測機構の競合耐性の緩和 査読有り

1998年並列処理シンポジウム予稿集     頁： 7-14   1998年

遺伝的アルゴリズムの専用ハードウェア化

浅田英昭、杉浦弘幸、川合隆光、安藤秀樹、島田俊夫

第7回インテリジェント・システム・シンポジウム 講演論文集     頁： 359-364   1997年12月

競合による予測精度低下を緩和する分岐予測機構

野口良太、森敦司、小林良太郎、安藤秀樹、島田俊夫

情報処理学会研究報告   97-ARC-127 巻   頁： 63-70   1997年12月

サブツリー評価値による遺伝的操作を用いた論理回路自動設計に関する研究

松崎元昭、川合隆光、安藤秀樹、島田俊夫

第7回インテリジェント・システム・シンポジウム 講演論文集     頁： 319-324   1997年11月

直交性を考慮したハイブリッド分岐予測機構

森敦司、小林良太郎、野口良太、安藤秀樹、島田俊夫

1997年並列/分散/協調処理に関する『火の国』サマー・ワークショップ（SWoPP 阿蘇'97）、情報処理学会研究会報告   97-ARC-125 巻   頁： 115-120   1997年8月

制御依存解析と複数命令流実行を導入した投機的実行機構の提案と予備的評価

小林良太郎、岩田充晃、安藤秀樹、島田俊夫

1997年並列/分散/協調処理に関する『火の国』サマー・ワークショップ（SWoPP 阿蘇'97）、情報処理学会研究会報告   97-ARC-125 巻   頁： 133-138   1997年8月

高い命令供給速度を実現するスーパスカラ・マシン向け命令フェッチ機構 査読有り

1997年並列処理シンポジウム予槁集     頁： 213-220   1997年

パス選択によるソフトウェア・パイプライニング 査読有り

電子情報通信学会論文誌(D-I)   J80-D-I 巻 ( 9 ) 頁： 774-786   1997年

サイクル時間評価による命令レベル並列処理マシンの性能比較 査読有り

情報処理学会論文誌   38 巻 ( 9 ) 頁： 1740-1760   1997年

VLIWマシンのための非数値計算応用向き広域命令スケジューリング手法 査読有り

情報処理学会論文誌   38 巻 ( 9 ) 頁： 1812-1829   1997年

プレディケーティング:VLIWマシンにおける投機的実行のためのアーキテクチャ上の支援 査読有り

情報処理学会論文誌   37 巻 ( 11 ) 頁： 2039-2055   1996年

* Performance Comparison of ILP Machines with Cycle Time Evaluation 査読有り

Proceedings of the 23rd Annual International Symposium on Computer Architecture     頁： 213-224   1996年

非数値計算応用におけるプレディケート実行向け命令スケジューリング 査読有り

1996年並列処理シンポジウムJSPP'96     頁： 65-72   1996年

並列性とサイクル時間評価による命令レベル並列処理マシンの性能比較 査読有り

1996年並列処理シンポジウムJSPP'96     頁： 113-120   1996年

投機的実行を支援するアーキテクチャのハードウェア設計

原哲也、安藤秀樹、中西知嘉子、中屋雅夫

1995年並列/分散/協調処理に関する『別府』サマー・ワークショップ（SWoPP別府'95）、情報処理学会研究会報告   95-ARC-113 巻   頁： 49-56   1995年8月

パス選択によるソフトウェア・パイプライニング

中西知嘉子、安藤秀樹、原哲也、中屋雅夫

1995年並列/分散/協調処理に関する『別府』サマー・ワークショップ（SWoPP別府'95）、情報処理学会研究会報告   95-HPC-57 巻   頁： 127-132   1995年8月

プレディケート付き状態バッファリングによる投機的実行 査読有り

1995年並列処理シンポジウム     頁： 107-114   1995年

* Unconstrained Speculative Execution with Predicated State Buffering 査読有り

Proceedings of the 22nd Annual International Symposium on Computer Architecture     頁： 126-137   1995年

分岐先バッファにおける分岐先情報の削減

原哲也、安藤秀樹、中西知嘉子、中屋雅夫

第49回情報処理学会全国大会講演論文集     頁： 6-43   1994年9月

投機的実行を行なうマシンにおける例外処理方式

安藤秀樹、中西知嘉子、原哲也、中屋雅夫

1994年並列/分散/協調処理に関する『琉球』サマー・ワークショップ（SWoPP沖縄'94）、情報処理学会研究会報告   94-ARC-107-13 巻   頁： 97-104   1994年7月

投機的実行のためのアーキテクチャ上の支援

安藤秀樹、中西知嘉子、町田浩久、原哲也、中屋雅夫

第1回「ハーパフォーマンス・コンピューティングとアーキテクチャ評価」に関する北海道ワークショップ（HOKKE-1）、情報処理学会研究会報告   94-ARC-105-5 巻   頁： 33-40   1994年3月

スーパスカラプロセッサSARCHのコードスケジューラ 査読有り

電子情報通信学会論文誌(D-I)   J77-D,I 巻   頁： I/5,375-383   1994年

スーパスカラ・プロセッサにおける分岐命令の並列実行

原哲也、安藤秀樹、中西知嘉子、町田浩久、中屋雅夫

情報処理学会研究会報告   93-ARC-101-9 巻   1993年8月

Speculative Execution and Reducing Branch Penalty on a Superscalar Processor 査読有り

IEICE Transaction of Electronics   E76-C 巻 ( 7 ) 頁： 1080-1093   1993年

1.5MLIPS40ビット推論プロセッサ 査読有り

電子情報通信学会論文誌C-II   J76-C-II 巻 ( 1 ) 頁： 8-15   1993年

Speculative Execution and Reducing Branch Penalty in a Parallel Issue Machine 査読有り

Proceedings of International Conference on Computer Design     頁： 106-113   1993年

A VLSI Chip Set for a Large-Scale Parallel Inference Machine: PIM/m 査読有り

IEEE Journal of Solid-State Circuits   28 巻 ( 3 ) 頁： 344-351   1993年

スーパスカラ・プロセッサ - SARCH - のコード・スケジューラ

中西知嘉子、安藤秀樹、町田浩久、中屋雅夫

情報処理学会研究会報告   92-ARC-96-5 巻   頁： 33-40   1992年10月

A VLSI Chip Set for a Large Scale Parallel Inference Machine: PIM/m 査読有り

H. Machida, H. Ando, K. Yasuda, K. Furutani, H. Nakashima, Y. Takeda, K. Nakajima, and M. Nakaya,

Proceedings of the IEEE 1992 Custom Integrated Circuits Conference     頁： 0.1.1-30.1.49   1992年

スーパスカラ・プロセッサ - SARCH - の性能評価

中西知嘉子、安藤秀樹、町田浩久、中屋雅夫

情報処理学会研究会報告   91-ARC-91-9 巻   頁： 69-76   1991年11月

論理型言語処理マイクロ プロセッサ

安藤秀樹、町田浩久、中島浩、中屋雅夫

電子情報通信学会研究会報告   ICD91-94 巻   頁： 29-35   1991年9月

ブースティング及び命令キューを用いた遅延分岐方式によるスーパスカラ・プロセッサのアーキテクチャ

安藤秀樹、中西知嘉子、中屋雅夫

1991年並列／分散／協調処理に関する「大沼」サマー・ワークショップ（SWoPP大沼'91）、情報処理学会研究会報告   91-ARC-89-5 巻   頁： 33-40   1991年7月

スーパスカラ型整数パイプラインのアーキテクチャ

安藤秀樹、池永知嘉子、中屋雅夫

1991年電子情報通信学会春季全国大会     頁： D-142   1991年3月

A1.5 MLIPS 40-Bit AI Processor 査読有り

Proceedings of the IEEE 1991 Custom Integrated Circuits Conference.     頁： 1531-1534   1991年

動的なレジスタウィンドウ退避機能を持つRISCの機能設計

池永知嘉子、安藤秀樹、中屋雅夫

1990年電子情報通信学会秋季全国大会     頁： D-77   1990年9月

A Pipelined Microprocessor for Logic Programming Languages 査読有り

Proceedings of International Conference on Computer Design     頁： 355-359   1990年

タップ位置可変波形等化器の一構成法

町田浩久、安藤秀樹、桑原浩人、中屋雅夫、堀場康孝

昭和63年度電子通信学会春季全国大会     頁： C-262   1988年3月

A DSP Line Equalizer VLSI for TCM Digital Subscriber-Line Transmission 査読有り

IEEE Journal of Solid-State Circuits   23 巻 ( 1 ) 頁： 118-123   1988年

TCM加入者線伝送におけるディジタル信号処理型波形自動等化VLSI

安藤秀樹、中屋雅夫、飯塚育夫、堀場康孝

昭和62年度電子通信学会総合全国大会     頁： 354   1987年3月

A DSP Line Equalizer VLSI for TCM Digital Subscriber Line Transmission 査読有り

Symposium on VLSI Circuits Digest of Technical Papers     頁： 19-20   1987年

√f等化、BT等化プロセッサの構成

安藤秀樹、中屋雅夫、飯塚育夫、堀場康孝

昭和61年度電子通信学会総合全国大会     頁： 428   1986年3月

電子ビームメモリ用Si-MOSターゲットの記録特性

安藤秀樹、栖原敏明、西原浩、小山次郎

第43回応用物理学会学術講演会   29a-L-9 巻   1982年9月

電子ビームメモリ用Si-MOSターゲットの記録特性

安藤秀樹、栖原敏明、西原浩、小山次郎

電子通信学会研究会報告   ED81-92 巻   頁： 1-8   1981年12月

ポストVLIW時代のマイクロプロセッサ像, 電子情報通信学会集積回路研究会, 1995年10月

広域命令レベル並列によるマイクロプロセッサの高性能化に関する研究

1998年4月 - 2000年3月

科学研究費補助金  基盤研究(C)

安藤秀樹

System for monitoring power consumption of semiconductor devices

Pipelining device in a parallel processing apparatus and an instruction supplying method therefor

Parallel processing unit which processes branch instructions without decreased performance when a branch is taken

Compiler

System for speculatively executing instructions using multiple commit condition code storages with instructions selecting a particular storage

Microprocessor executing multiple register transfer operations with a single instruction with derivation of destination register numbers from source register

先行読出機能付キャッシュメモリ

中西知嘉子, 安藤秀樹

命令処理装置

安藤秀樹

Method and system for invalidating instructions utilizing validity and write delay flags in parallel processing apparatus

Parallel processing with improved instruction misalignment detection

System for committing execution results when branch conditions coincide with predetermined commit conditions specified in the instruction field

Pipelining device in a parallel processing apparatus and an instruction supplying method therefor

Superscalar processor with direct result bypass between execution units having comparators in execution units for comparing operand and result addresses and activating results bypassing

Arithmetic and logic processor and operating method therefor

Parallelverarbeitungseinheit und Verfahren dafur

Verfahren und Anordnung fur eine Ver-zweigungs-befehlsverarbeitung in einer Parallelverarbeitung-seinheit

Parallel-prozessor und Betriebs-verfahren eines solchen

Parallel-computer

Boosting method and apparatus in a parallel computer

Address translator having a high speed data comparator

Verfahren und Vorrichtung zum Ungultig-machen von Befehlen in Geraten mit Parallel-verarbeitung

Vorrichtung und Verfahren zum Befehlszu-fuhren in Geraten mit Parallel-verarbeitung

Semiconductor integrated circuit device

並列演算処理装置

安藤秀樹

並列演算処理装置

安藤秀樹

Data comparator for comparing plural-bit data at higher speed

並列処理装置

並列処理装置における命令供給装置

安藤秀樹

Arithmetic and logic processor and operating method therefor

半導体集積回路装置

町田浩久, 安藤秀樹

Register window system for reducing the need for overflow-write by prewriting registers to memory during times without bus contention

Integrated circuit device for orthogonal transformation of two-dimensional discrete data and operating method thereof

演算処理装置

池永知嘉子, 安藤秀樹

集積回路装置

中屋雅夫, 安藤秀樹

Time interleaved analog-digital converter and a method for driving the same

二次元離散デ－タ直交変換用集積回路装置

Masao Nakaya, Hideki Ando

Terminal equipment identifier controlling circuit

Endgerat-ldentifizierung-Steuer-schaltung

Adressiereinheit

Light-actuated super-conducting integrated circuit device

Arithmetic unit with alternate mark inversion(AMI) coding

Clock signal generator

Arithmetische Einheit zum Ausfuhren eine alternatierenden Markierungs-inversions(AMI)-Kodierung

Arithmetic and logic unit with prior state dependent logic operations

Arithmetik-Logik-Einheit

Integrierte Schaltung mit hohem Integrationsgrad

Betriebseinheit fur Arithmetik und Logik

算術演算装置

近藤晴房, 安藤秀樹

Processeur de traitement de sig nal mumrique comportant plusieurs multiplicateurs

Digital signal processor with parallel multipliers

Digitaal/analoog-omzetter

Digital-Analog-Wandler

High accuracy digital-to-analog converter having symmetrical current source switching

High accuracy digital-to-analog converter having symmetrical current source switching

シフトレジスタ

中林竹雄, 安藤秀樹

デイジタルアナログコンバ－タ

安藤秀樹, 三木隆博