Updated on 2021/03/26

写真a

 
ANDO, Hideki
 
Organization
Graduate School of Engineering Information and Communication Engineering 2 Professor
Title
Professor

Degree 1

  1. Doctor of Engineering

Research Areas 1

  1. Others / Others  / Computer Architecture

Current Research Project and SDGs 1

  1. Computer Architecture

Education 2

  1. Osaka University   Graduate School, Division of Engineering   Department of Electronic Engineering

    - 1983

      More details

    Country: Japan

  2. Osaka University   Faculty of Engineering   Department of Electronic Engineering

    - 1981

      More details

    Country: Japan

Professional Memberships 4

  1. 情報処理学会

  2. ACM

  3. IEEE

  4. 電子情報通信学会

Awards 4

  1. 情報処理学会論文賞

    2002  

     More details

    Country:Japan

  2. 情報処理学会論文賞

    1998  

     More details

    Country:Japan

  3. 大阪大学楠本賞

    1981  

     More details

    Country:Japan

  4. 2013年先進的計算基盤システムシンポジウム最優秀論文賞

    2013.5  

     More details

    Country:Japan

 

Papers 174

  1. 発行キューの電力削減のための発行幅制御方式

    後岡瑞希, 安藤秀樹

    情報処理学会研究報告   Vol. 2021-ARC-244 ( 35 ) page: 1 - 10   2021.3

     More details

    Authorship:Last author   Language:Japanese   Publishing type:Research paper (conference, symposium, etc.)  

  2. 容量効率を意識したソース・タグ値に基づくセグメント化による発行キューのエネルギー削減

    森健一郎, 安藤秀樹

    情報処理学会研究報告   Vol. 2020-ARC-241 ( 3 ) page: 1-12   2020.7

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  3. SWQUE: A Mode Switching Issue Queue with Priority-Correcting Circular Queue Reviewed

    H. Ando

    Proceedings of the 52nd Annual IEEE/ACM International Symposium on Microarchitecture     page: 506-518   2019.10

     More details

    Authorship:Lead author   Language:English   Publishing type:Research paper (scientific journal)  

  4. Improving the Instruction Fetch Throughput with Dynamically Configuring the Fetch Pipeline Reviewed

    R. Matsuo, R. Shioya, and H. Ando

    IEEE Computer Architecture Letters   Vol. 18 ( 2 ) page: 170-173   2019.7

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.1109/LCA.2019.2952592

  5. キャッシュ・パーティショニングによる性能向上のためのMLPを意識した実行サイクル数の推定

    今泉勇斗, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2019-ARC-236 ( 24 ) page: 1-8   2019.6

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  6. グループ化したストリームからのフィードバックを用いたストリーム毎に最適化するストリーム・プリフェチャの高効率化

    劉兆良, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2019-ARC-235 ( 21 ) page: 1-17   2019.3

     More details

    Language:Japanese  

  7. Performance Improvement by Prioritizing the Issue of the Instructions in Unconfident Branch Slices Reviewed

    H. Ando

    Proceedings of the 51st Annual International Symposium on Microarchitecture     page: 82-94   2018.10

     More details

    Authorship:Lead author   Language:English  

  8. Improving Instruction Fetch Throughput with Dynamic Control of Pipeline Structure Reviewed

    R. Matsuo, R. Shioya, and H. Ando

    MICRO-51 ACM Student Research Competition     page: Poster no.10   2018.10

     More details

    Language:English  

  9. Rearranging Random Issue Queue with High IPC and Short Delay Reviewed

    S. Sakai, T. Suenaga, R. Shioya, H. Ando

    Proceesings of the 36th IEEE International Conference on Computer Design     page: 123-131   2018.10

     More details

    Language:English  

  10. パイプライン構造の動的制御による命令フェッチ・スループットの向上

    松尾玲央馬, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2018-ARC-232 ( 3 ) page: ?-?   2018.7

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  11. SRAMの電力/遅延シミュレータCACTIへのシングルエンド方式の対応

    李虹希, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2018-ARC-232 ( 15 ) page: ?-?   2018.7

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  12. Performance Improvement Techniques in Tightly Coupled Multicore Architectures for Single-Thread Applications Reviewed

    K. Doi, R. Shioya, and H. Ando

    IPSJ Journal of Information Processing   Vol. 26   page: 445-460   2018.6

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 10.2197/ipsjjip.26.445

  13. A Tightly Coupled Heterogeneous Core with Highly Efficient Low-Power Mode Reviewed

    Y. Chidai, K. Izuoka, R. Shioya, M. Goshima, and H. Ando

    Proceedings of 31st International Conference on Architecture of Computing Systems     page: 211-224   2018.4

     More details

    Language:English  

  14. 低電力モードを備えるプロセッサとモード切り替えアルゴリズムによる電力効率の向上

    塩谷亮太, 地代康政, 出岡宏二郎, 五島正裕, 安藤秀樹

    情報処理学会研究報告   Vol. 2017-ARC-226 ( 17 ) page: 1-11   2017.5

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  15. FXA: Executing Instructions in Front-End for Energy Efficiency Reviewed

    R. Shioya, R. Takami, M. Goshima, and H. Ando

    IEICE Transactions on Information and Systems   Vol. E99-D ( 4 ) page: 1092-1107   2016.4

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  16. フロントエンド実行方式における高エネルギー効率なメモリ・レベル並列性の利用

    出岡宏二郎, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2016-ARC-219 ( 12 ) page: 1-6   2016.3

     More details

    Language:Japanese  

  17. フロントエンド実行方式におけるエネルギー効率向上のためのインオーダ実行モード切り替えアルゴリズム

    地代康政, 出岡宏二郎, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2016-ARC-219 ( 14 ) page: 1-6   2016.3

     More details

    Language:Japanese  

  18. 最適な置き換え予測に基づくフィルタ・キャッシュのミス率削減

    古橋陽平, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2016-ARC-219 ( 14 ) page: 1-6   2016.3

     More details

    Language:Japanese  

  19. Improvement of Renamed Trace Cache through the Reduction of Dependent Path Length for High Energy Efficiency Reviewed

    R. Shioya, H. Ando

    IEICE Transactions on Information and Systems   Vol. E99-D ( 3 ) page: 630-640   2016.3

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  20. Performance of Dynamic Instruction Window Resizing for a Given Power Budget under DVFS Control Reviewed

    H. Ando and R. Shioya

    IEICE Transactions on Information and Systems   Vol. E99-D ( 2 ) page: 341-350   2016.2

     More details

    Authorship:Lead author   Language:English   Publishing type:Research paper (scientific journal)  

    DOI: 341-350

  21. ランダムバッファの発行キューにより生じる性能低下の抑制

    酒井信二, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告     page: 2015-ARC-216-16   2015.8

     More details

    Language:Japanese  

    DOI: 2015-ARC-216-16

  22. フロントエンド実行方式におけるエネルギー効率向上のためのインオーダ実行モード切り替えアルゴリズムの初期検討

    地代康政, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告     page: 2015-ARC-216-17   2015.8

     More details

    Language:Japanese  

    DOI: 2015-ARC-216-17

  23. A Front-end Execution Architecture for High Energy Efficiency Reviewed

    R. Shioya, M. Goshima, and H. Ando

    Proceedings of the 47th Annual International Symposium on Microarchitecture     page: 419-431   2014.12

     More details

    Language:English  

  24. タグの2段階比較を行う発行キューによる消費エネルギー削減の評価

    小林誠弥, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告     page: Vol.2014-ARC-213, No.5   2014.12

     More details

    Language:Japanese  

    DOI: Vol.2014-ARC-213, No.5

  25. MLP-Aware Dynamic Instruction Window Resizing in Superscalar Processors for Adaptively Exploiting Available Parallelism Reviewed

    Y. Kora, K. Yamaguchi, and H. Ando

    IEICE Transactions on Information and Systems   Vol. E97-D ( 12 ) page: 3110-3123   2014.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  26. Energy Efficiency Improvement of Renamed Trace Cache through Reduction of Dependent Path Length Reviewed

    R. Shioya and H. Ando

    Proceedings of the 32nd International Conference on Computer Design     page: 416-423   2014.10

     More details

    Language:English  

  27. 仮想リオーダ・バッファ方式における性能改善技術

    蘇翰, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告     page: Vol.2014-ARC-212, No.16   2014.10

     More details

    Language:Japanese  

  28. マルチコアプロセッサSKYにおけるTLP抽出のための最適化

    土井渓太, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2013-ARC-207   page: No.13   2013.12

     More details

    Language:Japanese  

  29. MLP-Aware Dynamic Instruction Window Resizing for Adaptively Exploiting Both ILP and MLP Reviewed

    Yuya Kora, Kyohei Yamaguchi, Hideki Ando

    Proceedings of the 46th Annual International Symposium on Microarchitecture     page: 37-48   2013.12

     More details

    Language:English  

  30. フロントエンドで命令を実行するプロセッサにおけるエネルギー効率の評価

    鷹見怜, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2013-ARC-206 ( 7 ) page: ?-?   2013.7

     More details

    Language:Japanese  

  31. 一致経路長の短縮によるRenamed Trace Cache のエネルギー効率向上 Reviewed

    塩谷亮太, 安藤秀樹

    2013年先進的計算基盤システムシンポジウム SACSIS 2013     page: 56-64   2013.5

     More details

    Language:Japanese  

  32. タグの2段階比較による発行キューの消費エネルギー削減 Reviewed

    小林誠弥, 塩谷亮太, 安藤秀樹

    2013年先進的計算基盤システムシンポジウムSACSIS 2013     page: 2-9   2013.5

     More details

    Language:Japanese  

  33. 資源リサイジングとクロック周波数ブーストを適応的に切り替えるデュアルターボブースト Reviewed

    山口恭平, 塩谷亮太, 安藤秀樹

    2013年先進的計算基盤システムシンポジウム SACSIS 2013     page: 20-17   2013.5

     More details

    Language:Japanese  

  34. データ・キャッシュ・ミスの周期的発生を利用したヒット/ミス予測器

    山田亮輔, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2012-ARC-201   page: No.13   2012.8

     More details

    Language:Japanese  

  35. 動的な資源のリサイジングを組み合わせたデュアルターボブースト

    山口恭平, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2012-ARC-201   page: No.18   2012.8

     More details

    Language:Japanese  

  36. 仮想リオーダ・バッファ方式におけるロード/ストア・キューの単純化 Reviewed

    稲垣貴範, 塩谷亮太, 安藤秀樹

    2012年先進的計算基盤システムシンポジウム SACSIS 2012     page: 262-269   2012.5

     More details

    Language:Japanese  

  37. L1データ・キャッシュ・ミスに着目した命令発行キューの動的リサイジング

    有松優, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. 2012-ARC-198 ( 9 ) page: 1-7   2012.1

     More details

    Language:Japanese  

  38. 仮想リオーダ・バッファ方式におけるロード/ストア・キューの単純化

    稲垣貴範, 塩谷亮太, 安藤秀樹

    情報処理学会研究報告   Vol. .2012-ARC-198 ( 9 ) page: プロセッサ・アーキテクチャ1   2012.1

     More details

    Language:Japanese  

  39. Evaluation of Issue Queue Delay: Banking Tag RAM and Identifying Correct Critical Path Reviewed

    K. Yamaguchi, Y. Kora, and H. Ando

    Proceedings of the 29th International Conference on Computer Design     page: 313-319   2011.10

     More details

    Language:English  

  40. 仮想リオーダ・バッファ方式における選択的先行実行による低消費電力化

    加藤里奈, 安藤秀樹

    情報処理学会研究報告   Vol. 2011-ARC-196 ( 16 ) page: 1-8   2011.7

     More details

    Language:Japanese  

  41. 発行キューのタグRAMのバンク化と正確なクリティカルパスの遅延時間評価

    山口恭平, 甲良祐也, 安藤秀樹

    情報処理学会研究報告   Vol. 2011-ARC-196 ( 17 ) page: 1-8   2011.7

     More details

    Language:Japanese  

  42. 仮想化により拡大したリオーダ・バッファによる先行実行 Reviewed

    市原敬吾, 田中雄介, 安藤秀樹

    2011年先進的計算基盤システムシンポジウム SACSIS 2011     page: 64-71   2011.5

     More details

    Language:Japanese  

  43. MLPに着目したパイプライン化発行キューの動的サイジング Reviewed

    甲良祐也, 安藤秀樹

    2011年先進的計算基盤システムシンポジウム SACSIS 2011     page: 72-81   2011.5

     More details

    Language:Japanese  

  44. Register File Size Reduction through Instruction Pre-Execution Incorporating Value Prediction Reviewed

    Y. Tanaka and H. Ando

    IEICE Transactions on Information and Systems   Vol. E93-D ( 12 ) page: 3294-3305   2010.12

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  45. リオーダ・バッファの仮想的な拡大による先行実行

    市原敬吾,田中雄介,安藤秀樹

    情報処理学会研究報告   Vol. 2010-ARC-190   2010.8

     More details

    Language:Japanese  

  46. リオーダ・バッファのハードウェア量と消費エネルギーの削減 Reviewed

    岩原佑磨,安藤秀樹

    2010年先進的計算基盤システムシンポジウム SACSIS 2010     page: 37-44   2010.5

     More details

    Language:Japanese  

  47. 命令発行キューの遅延時間評価 Reviewed

    甲良祐也,安藤秀樹

    2010年先進的計算基盤システムシンポジウム SACSIS 2010     page: 45-52   2010.5

     More details

    Language:Japanese  

  48. マルチコアプロセッサにおけるメモリ依存予測及び同期機構

    秋田晃治,小林良太郎,安藤秀樹

    情報処理学会研究報告   Vol. 2010-ARC-188   2010.3

     More details

    Language:Japanese  

  49. Energy-Efficient Pre-Execution Techniques in Two-Step Physical Register Deallocation Reviewed

    K. Hyodo, K. Iwamoto, and H. Ando

    IEICE Transactions on Information and System   Vol. E92-D ( 11 ) page: 2186-2195   2009.11

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  50. Reducing Register File Size through Instruction Pre-Execution Enhanced by Value Prediction Reviewed

    Y. Tanaka and H. Ando

    Proceedings of the 27th IEEE International Conference on Computer Design     page: 238-245   2009.10

     More details

    Language:English  

  51. リオーダ・バッファのハードウェア量削減

    岩原佑磨,安藤秀樹

    情報処理学会研究報告   Vol. 2009-ARC-185   2009.10

     More details

    Language:Japanese  

  52. 命令発行キューの遅延時間評価

    甲良祐也,安藤秀樹

    情報処理学会研究報告   Vol. 2009-ARC-185   2009.10

     More details

    Language:Japanese  

  53. 命令発行キューの深いパイプライン化のための投機発行 Reviewed

    加藤 伸幸、安藤 秀樹

    2009年先進的計算基盤システムシンポジウム SACSIS2009     page: 319-326   2009.5

     More details

    Language:Japanese  

  54. 値予測を用いた命令先行実行によるレジスタ・ファイルの縮小 Reviewed

    田中 雄介、安藤 秀樹

    2009年先進的計算基盤システムシンポジウムSACSIS 2009     page: 335-343   2009.5

     More details

    Language:Japanese  

  55. 物理レジスタ2段階解放方式の低消費電力化手法の評価

    岩本健吾,安藤秀樹

    情報処理学会研究報告   Vol. 2009-ARC-18   2009.4

     More details

    Language:Japanese  

  56. 値予測を用いた物理レジスタ2段階開放による命令先行実行方式の性能向上

    田中雄介, 安藤秀樹

    情報処理学会研究報告   Vol. 2008-ARC-180   page: 3-8   2008.10

     More details

    Language:Japanese  

  57. 命令発行キューの深いパイプライン化

    加藤 伸幸, 安藤 秀樹

    情報処理学会研究報告   Vol. 2008-ARC-179   page: 37-42   2008.8

     More details

    Language:Japanese  

  58. Two-Step Physical Register Deallocation for Data Prefetching and Address Pre-Calculation Reviewed

    A. Yamamoto, Y. Tanaka, H. Ando, and T. Shimada

    IPSJ Transactions on Advanced Computing Systems   Vol. 1 ( 2 ) page: 34-46   2008.8

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  59. 選択的先行実行による物理レジスタ2段階解放方式の低消費電力化 Reviewed

    兵藤 一永、安藤 秀樹

    2008年先進的計算基盤システムシンポジウム SACSIS 2008     page: 237-244   2008.6

     More details

    Language:Japanese  

  60. Data Prefetching and Address Pre-Calculation through Instruction Pre-Execution with Two-Step Physical Register Deallocation Reviewed

    A. Yamamoto, Y. Tanaka, H. Ando, and Toshio Shimada

    Proceedings of the Eighth Workshop on Memory Performance: Dealing with Applications, Systems and Architectures     page: 41-48   2007.9

     More details

    Language:English  

  61. 物理レジスタ2段階解放による命令先行実行方式の評価

    田中雄介, 安藤秀樹

    情報処理学会研究報告   Vol. 2007-ARC-174   page: 163-168   2007.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  62. 物理レジスタ2段階解放による命令先行実行方式の低消費電力化

    兵藤一永, 安藤秀樹

    情報処理学会研究報告   Vol. 2007-ARC-174   page: 169-174   2007.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  63. パイプラインステージ統合とDVSの併用による消費電力の削減 Reviewed

    嶋田創、安藤秀樹、島田俊夫

    情報処理学会論文誌コンピューティングシステム   Vol. 48 ( SIG 3(ACS 17) ) page: 75-87   2007.2

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

    近年のプロセッサでは、低消費電力と高性能の両方が要求されている。この要求に応える手法として我々はこれまで、パイプラインステージ統合(PSU: Pipeline Stage Unification)を提案した。本論文では、DVSとPSUを統合し、消費電力を削減するハイブリッド制御機構を提案する。この機構はシステムが要求するスループットに応じて動的に統合するステージ数とクロック周波数と電源電圧を適応させるものである。

  64. 先行実行を利用したロード命令のレイテンシ削減および正確なスケジューリング手法 Reviewed

    山本哲弘、安藤秀樹、島田俊夫

    2006年先進的計算基盤システムシンポジウム SACSIS 2006     page: 133-143   2006.5

     More details

    Language:Japanese  

  65. Limits of Thread-Level Parallelism in Non-numerical Programs Reviewed

    A. Nakajima, R. Kobayashi, H. Ando, and T. Shimada

    IPSJ Transaction on Advance Computing Systems   Vol. 47 ( SIG 7 (ACS 14) ) page: 12-20   2006.5

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  66. A Hybrid Power Reduction Scheme Using Pipeline Stage Unification and Dynamic Voltage Scaling Reviewed

    H. Shimada, H. Ando, and T. Shimada

    Proceedings of the Nineth IEEE Symposium on Low-Power and High-Speed Chips (COOL Chips IX)     page: 201-214   2006.4

     More details

    Language:English  

  67. スーパスカラ・プロセッサのための物理レジスタ2段階解放

    山本哲弘、安藤秀樹、島田俊夫

    情報処理学会アーキテクチャ研究会報告   Vol. 2005-ARC-164   page: 7-12   2005.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  68. VT-CMOSキャッシュの性能低下をアドレス予測を用いて低減する先行起動機構 Reviewed

    小林良太郎、藤岡涼、安藤秀樹、島田俊夫

    情報処理学会論文誌コンピューティングシステム   Vol. 46 ( SIG 3(ACS 8) ) page: .92-106   2005.1

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  69. VT-CMOSキャッシュの性能低下をアドレス予測を用いて低減する先行起動機構 Reviewed

    小林良太郎、藤岡涼、安藤秀樹、島田俊夫

    情報処理学会論文誌コンピューティングシステム   Vol. 46 ( SIG 3 (ACS 8) ) page: 92-106   2005.1

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  70. 単一チップ・マルチプロセッサSKYにおける投機的スレッド実行の性能評価,

    上村井明夫、小林良太郎、安藤秀樹、島田俊夫

    電子情報通信学会信学技法 CPSY2004   Vol. 104 ( 592 ) page: 43-48   2005.1

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  71. SMTプロセッサにおける物理レジスタ共有によるスレッド間通信機構 Reviewed

    澁谷真帆、小林良太郎、安藤秀樹、島田俊夫

    2005年先進的計算基盤システムシンポジウム SACSIS 2005     page: 407-414   2005

     More details

    Language:Japanese  

  72. Limit of Thread-Level Parallelism on Partitioning Levels and Speculations in Non-Numerical Programs Reviewed

    A. Nakajima, R. Kobayashi, H. Ando, and T. Shimada

    Proceedings of the Eighth International Symposium on Low-Power and High-Speed Chips (COOL Chips VIII)     page: 465-472   2005

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  73. SKYのマルチスレッド・モデルを実現したSMTプロセッサにおける物理レジスタの共有化手法

    澁谷真帆、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会アーキテクチャ研究会報告   Vol. 2004-ARC-160   page: 41-46   2004.12

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  74. 頻出値を利用した物理レジスタの共有化手法 Reviewed

    山本哲弘、大熊穣、片山清和、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会論文誌コンピューティングシステム   Vol. 45 ( SIG11 (ACS 7) ) page: 133-143   2004.10

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  75. クラスタ化スーパスカラ・プロセッサにおけるレジスタ・ファイル階層化と選択的広域通信制御

    望月厚志、嶋田創、安藤秀樹、島田俊夫

    情報処理学会アーキテクチャ研究会報告   Vol. 2004-ARC-158   page: 19-24   2004.5

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  76. データ依存を考慮したプレスケジューリングを行う命令スケジューラ

    打田高章、本間幹英、嶋田創、安藤秀樹、島田俊夫

    情報処理学会アーキテクチャ研究会   Vol. 2004-ARC-156   page: 25-30   2004.2

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  77. 非数値計算プログラムにおけるスレッドレベル並列性の限界:スレッド間メモリ曖昧性除去技術との関係

    中嶋昭夫、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会 アーキテクチャ研究会   Vol. 2004-ARC-156   page: 19-24   2004.2

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  78. 単一チップ・マルチプロセッサSKYにおけるデータフローを考慮したスレッド分割技法

    山口武、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会 アーキテクチャ研究会   Vol. 2004-ARC-156   page: 1-6   2004.2

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  79. パイプラインステージ統合とダイナミック・ボルテージ・スケーリングを併用したハイブリッド消費電力削減機構 Reviewed

    嶋田創、安藤秀樹、島田俊夫

    2004年先進的計算基盤システムシンポジウム SACSIS 2004     page: 11-18   2004

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  80. パイプラインステージ統合によるプロセッサの消費エネルギーの削減 Reviewed

    嶋田創、安藤秀樹、島田俊夫

    情報処理学会論文誌コンピューティングシステム   Vol. 45 ( SIG 1 (ACS 4) ) page: 18-30   2004

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

    近年のモバイルプロセッサにおいては,低消費エネルギーと高性能の両立が求
    められている.これらの要求に応えるため,現在では,DVS(dynamic voltage
    scaling)と呼ばれる方式が導入されている.DVSは,低クロック周波数での動
    作時に,電源電圧を低下させ,消費エネルギーを削減する.DVSは現在では有
    効な方式であるが,将来のプロセス技術においては,電源電圧の可変範囲が縮
    小し,有効性が低下する.これに対して我々は,低クロック周波数での動作時
    に,電源電圧を最大値に保ったまま複数のパイプラインステージを統合する
    パイプラインステージ統合(PSU: pipeline stage unification)と呼ぶ方式
    を提案する.現在および将来のプロセス世代におけるDVSとPSUの効果を比較し
    た結果,現在において,PSUはDVSに対して11~14%程度消費エネルギーを削減
    できることが分かった.さらに,将来ではDVSは大幅にその効果を落とすのに
    対し,PSUはその効果を維持し,その結果,約10年後にはPSUはDVSに対して27~
    34%と大きく消費エネルギーを削減できることが分かった.

  81. パイプラインステージ統合:将来のモバイルプロセッサのための消費エネルギー削減技術 Reviewed

    嶋田創、安藤秀樹、島田俊夫

    2003年先進的計算基盤システムシンポジウム SACSIS 2003     page: 283-290   2003

     More details

    Language:Japanese  

  82. * Pipeline Stage Unification: A Low-Energy Consumption Technique for Future Mobile Processors Reviewed

    H. Shimada, H. Ando, and T. Shimada

    Proceedings of the 2003 International Symposium on Low Power Electronics and Design,     page: 326-329   2003

     More details

    Language:English  

  83. 頻出値を利用した物理レジスタの静的共有化手法 Reviewed

    大熊穣、片山清和、安藤秀樹、島田俊夫

    2003年先進的計算基盤システムシンポジウム SACSIS 2003     page: 291-298   2003

     More details

    Authorship:Lead author   Language:Japanese  

  84. 関数呼び出し時のレジスタの退避/復元に着目したメモリリネーミング手法

    片山清和、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 2002-ARC-150   page: 107-112   2002.11

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  85. 最近の値の局所性に着目した共有化による物理レジスタ削減

    大熊穣、片山清和、小林良太郎、安藤秀樹、島田俊夫

    2002年並列/分散/協調処理に関するサマー・ワークショップ(SWoPP'02)、情報処理学会研究会報告   Vol. 2002-ARC-149   page: 73-78   2002.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  86. ライン・バッファ・ヒット/ミス予測を利用した動的命令スケジューリング

    福田祥貴、片山清和、安藤秀樹、島田俊夫

    2002年並列/分散/協調処理に関するサマー・ワークショップ(SWoPP'02)、情報処理学会研究報告   Vol. 2002-ARC-149   page: 139-144   2002.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  87. 単一チップマルチプロセッサ・アーキテクチャSKYにおけるスレッド分割技法の評価

    川梅慶紀、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 2002-ARC-146   page: 1-6   2002.2

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  88. 最近の値の局所性を利用するロード値予測手法

    松本潤一、片山清和、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 2002-ARC-146   page: 73-78   2002.2

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  89. 単一チップマルチプロセッサ・アーキテクチャSKYにおけるメモリ同期機構の評価

    市村和人、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 2002-ARC-146   page: 7-12   2002.2

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  90. 遺伝的アルゴリズムを用いた列車運転整理ダイヤの作成

    竹内友章、松崎元昭、安藤秀樹、島田俊夫

    竹内友章、松崎元昭、安藤秀樹、島田俊夫   Vol. TER-02-1~7・9~10   page: 1-6   2002.1

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  91. A Preactivating Mechanism for a VT-CMOS Cache using Address Prediction Reviewed

    R. Fujioka, K. Katayama, R. Kobayashi, H. Ando, and T. Shimada

    Proceedings of the 2002 International Symposium on Low Power Electronics andDesign     2002

     More details

    Language:English  

    It has become an important requirement to achieve high performance and
    low-power consumption at the same time. The dynamic leakage cut-off
    (DLC) scheme, which controls transistors' threshold voltage by the line
    on demand, is a technique that potentially satisfies that requirement
    for a cache. Yet, conventional DLC causes access time to significantly
    lengthen, and consequently processor performance is unacceptably
    degraded. This paper proposes a mechanism that suppresses the
    performance degradation by preactivating cache lines using address
    prediction before access requests. Our evaluation results show
    significant performance improvements are achieved with little increase
    of power consumption.

  92. VT-CMOSを用いたデータキャッシュでの性能低下をアドレス予測を用いて低減する手法

    藤岡涼、片山清和、小林良太郎、安藤秀樹、島田俊夫

    電子情報通信学会技術研究報告   Vol. DSP2001-120   page: 75-82   2001.10

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  93. 低消費電力化のための可変パイプライン

    嶋田創、 安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 2001-ARC-145   page: 57-62   2001.10

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  94. 値予測を用いた分岐予測機構の計算機性能に与える影響

    中村幸司, 片山清和, 布施裕基, 安藤秀樹,島田俊夫

    情報処理学会研究報告   Vol. 2001-ARC-141   page: 59-64   2001.1

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  95. sgshare分岐予測機構における選択機構が予測性能に与える影響の評価

    布施裕基, 安藤秀樹,島田俊夫

    情報処理学会研究報告   Vol. 2001-ARC-141   page: 53-58   2001.1

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  96. データフロー・グラフの最長パスに着目したクラスタ化スーパスカラ・プロセッサにおける命令発行機構 Reviewed

    小林良太郎、安藤秀樹、島田俊夫

    2001年並列処理シンポジウムJSPP2001     page: 31-38   2001

     More details

    Language:Japanese  

  97. 両パス実行の性能評価と実行判定精度の改善 Reviewed

    片山清和、安藤秀樹、島田俊夫

    情報処理学会論文誌ハイパフォーマンスコンピューティングシステム   Vol. 42 ( SIG 9 (HPS 3) ) page: 106-118   2001

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  98. 値予測を利用した分岐予測機構 Reviewed

    片山清和、戸田聡、中村幸司、布施裕基、安藤秀樹、島田俊夫

    情報処理学会論文誌ハイパフォーマンスコンピューティングシステム   Vol. 42 ( SIG 12 (HPS 4) ) page: 22-36   2001

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  99. 低レイテンシ1対1結合マルチポート・インターリーブ・キャッシュの評価 Reviewed

    嶋田創、安藤秀樹、島田俊夫

    情報処理学会論文誌ハイパフォーマンスコンピューティングシステム   Vol. 42 ( SIG 12 (HPS 4) ) page: 1-21   2001

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  100. エリート個体群に共通の性質をサブゴールとする自律的漸進進化 Reviewed

    松崎元昭、川合隆光、安藤秀樹、島田俊夫

    計測自動制御学会論文集   Vol. 37 ( 4 ) page: 362-371   2001

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  101. 数値計算応用向けスレッド・レベル並列処理マルチプロセッサ・アーキテクチャSKY Reviewed

    小林良太郎、小川行宏、岩田充晃、安藤秀樹、島田俊夫

    情報処理学会論文誌   Vol. 42 ( 2 ) page: 349-366   2001

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  102. 非数値計算プログラムにおけるスレッド・レベル並列の限界

    加納正晃、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 2000-ARC-140   page: 55-60   2000.11

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  103. 遺伝的アルゴリズムを用いたオンライン分岐予測機構の設計

    石田圭太郎,松崎元昭, 安藤秀樹,島田俊夫

    情報処理学会研究報告   Vol. 2000-ARC-136   page: 7-12   2000.1

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  104. Progressive Evolution with Subgoals that Are Common Properties in Elite Population Reviewed

    Proceedings of the Fifth International Symposium on Artificial Life and Robotics (AROB 5th'00)     page: 410-415   2000

     More details

    Language:English  

  105. 分岐フィルタリングによる両パス実行性能の改善 Reviewed

    2000年並列処理シンポジウムJSPP2000     page: 253-260   2000

     More details

    Language:Japanese  

  106. 値予測を用いた分岐予測 Reviewed

    2000年並列処理シンポジウムJSPP2000     page: 237-244   2000

     More details

    Language:Japanese  

  107. クロスバスイッチをなくしたマルチバンクキャッシ Reviewed

    2000年並列処理シンポジウムJSPP2000     page: 107-114   2000

     More details

    Language:Japanese  

  108. 2レベル表方式による分岐先バッファ Reviewed

    情報処理学会論文誌   Vol. 41 ( 5 ) page: 1351-1359   2000

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  109. オンチップマルチプロセッサアーキテクチャSKYの評価

    小川行宏、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 99-ARC-135   page: 17-24   1999.11

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  110. クロスバスイッチをなくしたマルチバンクキャッシュ

    嶋田創、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 99-ARC-135   page: 75-80   1999.11

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  111. データフロー・グラフの最長パスに着目したクラスタ化スーパスカラ・プロセッサにおける命令発行機構

    小林良太郎、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 99-ARC-134   page: 181-186   1999.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  112. コード再配置による命令キャッシュミスの削減

    橋本敬介、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 99-ARC-132   page: 145-150   1999.3

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  113. 遺伝的アルゴリズムを用いた分岐予測機構設計 Reviewed

    計測自動制御学会論文集   Vol. 35 ( 11 ) page: 1431-1437   1999

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  114. パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェア Reviewed

    計測自動制御学会論文集   Vol. 35 ( 11 ) page: 1496-1504   1999

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  115. 命令キャッシュミス削減のための基本ブロック単位でのコード再配置手法 Reviewed

    1999年並列処理シンポジウムJSPP'99     page: 31-38   1999

     More details

    Authorship:Lead author   Language:Japanese  

  116. 自律的にサブゴールを獲得する漸進進化による論理回路自動設計 Reviewed

    松崎元昭、川合隆光、安藤秀樹、島田俊夫

    計測自動制御学会論文集   Vol. 35 ( 4 )   1999

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  117. A Branch Prediction Scheme that Reduces Destructive Aliasing Using Branch Direction Bias Reviewed

    Information Processing Society of Japan Transactions   Vol. 40 ( 5 ) page: 2119-2131   1999

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  118. A Cost-Effective Branch Target Buffer with a Two-Level Table Organization Reviewed

    Proceedings of the Second International Symposium on Low-Power and High-Speed Chips     page: 267   1999

     More details

    Language:English  

  119. A Custom Computing Machine for Genetic Algorithms without Pipeline Stalls Reviewed

    Proceedings of 1999 IEEE International Conference on Systems, Man, and Cybernetics     page: 577-584   1999

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  120. An On-Chip Multiprocessor Architecture with a Non-Blocking Synchronization Mechanism Reviewed

    Proceedings of the 25th EUROMICRO Conference     page: 432-440   1999

     More details

    Language:English  

  121. 2レベル表構成の導入による分岐先バッファの容量削減 Reviewed

    1999年並列処理シンポジウムJSPP'99     page: 103-110   1999

     More details

    Language:Japanese  

  122. 動的に破壊的競合を削減する分岐予測機構に関する検討

    森敦司、小林良太郎、安藤秀樹、島田俊夫

    電子情報通信学会技術研究報告   Vol. 98-DSP-89   page: 27-34   1998.10

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  123. パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェアの実現

    北浦理、 川合隆光、安藤秀樹、島田俊夫

    第8回インテリジェント・システム・シンポジウム 講演論文集     page: 333-338   1998.10

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  124. 分岐先アドレスの性質を利用した2レベル表による分岐先バッファの容量削減

    山田祐司、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 98-ARC-131   page: 59-64   1998.9

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  125. パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェア

    北浦理、杉浦弘幸、 川合隆光、安藤秀樹、島田俊夫

    電子情報通信学会技術研究報告   Vol. 98-CPSY-81   page: 1-8   1998.9

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  126. 積和標準形可変長遺伝子におけるスキーマ抽出を用いた論理回路設計

    杉浦弘幸、川合隆光、安藤秀樹、島田俊夫

    第14回ファジィ・システム・シンポジウム     page: 279-282   1998.6

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  127. 制御等価を利用したスレッド分割技法

    岩田充晃、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会研究会報告   Vol. 97-ARC-128   page: 127-132   1998.3

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  128. 遺伝的アルゴリズムを用いた分岐予測機構設計

    野口良太、松崎元昭、小林良太郎、安藤秀樹、島田俊夫

    電子情報通信学会研究会報告   Vol. 97-CPSY-107   page: 45-50   1998.1

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  129. A Parallel Target Prediction Mechanism and Instruction Fetch for Multiple-instruction Fetch

    Information Processing Society of Japan Transactions   Vol. 39 ( 6 ) page: 1603-1612   1998

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  130. SKY : A Processor Architecture that Exploits Instruction-Level Parallelism in Non-numerical Applications Reviewed

        page: 87-94   1998

     More details

    Language:Japanese  

  131. H3 : High-Speed Hardware for Human-Like Genetic Algorithm Reviewed

    Proceedings of the Third International Symposium on Artificial Life and Robotics     page: 190-195   1998

     More details

    Language:English  

  132. Improving a Tolerance for Aliasing in Branch Predictors using Separated Pattern History tables Reviewed

        page: 7-14   1998

     More details

    Language:Japanese  

  133. 遺伝的アルゴリズムの専用ハードウェア化

    浅田英昭、杉浦弘幸、川合隆光、安藤秀樹、島田俊夫

    第7回インテリジェント・システム・シンポジウム 講演論文集     page: 359-364   1997.12

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  134. 競合による予測精度低下を緩和する分岐予測機構

    野口良太、森敦司、小林良太郎、安藤秀樹、島田俊夫

    情報処理学会研究報告   Vol. 97-ARC-127   page: 63-70   1997.12

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  135. サブツリー評価値による遺伝的操作を用いた論理回路自動設計に関する研究

    松崎元昭、川合隆光、安藤秀樹、島田俊夫

    第7回インテリジェント・システム・シンポジウム 講演論文集     page: 319-324   1997.11

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  136. 直交性を考慮したハイブリッド分岐予測機構

    森敦司、小林良太郎、野口良太、安藤秀樹、島田俊夫

    1997年並列/分散/協調処理に関する『火の国』サマー・ワークショップ(SWoPP 阿蘇'97)、情報処理学会研究会報告   Vol. 97-ARC-125   page: 115-120   1997.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  137. 制御依存解析と複数命令流実行を導入した投機的実行機構の提案と予備的評価

    小林良太郎、岩田充晃、安藤秀樹、島田俊夫

    1997年並列/分散/協調処理に関する『火の国』サマー・ワークショップ(SWoPP 阿蘇'97)、情報処理学会研究会報告   Vol. 97-ARC-125   page: 133-138   1997.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  138. 高い命令供給速度を実現するスーパスカラ・マシン向け命令フェッチ機構 Reviewed

    1997年並列処理シンポジウム予槁集     page: 213-220   1997

     More details

    Language:Japanese  

  139. パス選択によるソフトウェア・パイプライニング Reviewed

    電子情報通信学会論文誌(D-I)   Vol. J80-D-I ( 9 ) page: 774-786   1997

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  140. Performance Comparison of Parallel Instruction Execution Machines with Cycle Time Evaluation Reviewed

    Information Processing Society of Japan Transactions   Vol. 38 ( 9 ) page: 1740-1760   1997

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  141. Global Instruction Scheduling of Non-numerical Applications for a VLIW Machine Reviewed

    Information Processing Society of Japan Transactions   Vol. 38 ( 9 ) page: 1812-1829   1997

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  142. プレディケーティング:VLIWマシンにおける投機的実行のためのアーキテクチャ上の支援 Reviewed

    情報処理学会論文誌   Vol. 37 ( 11 ) page: 2039-2055   1996

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  143. * Performance Comparison of ILP Machines with Cycle Time Evaluation Reviewed

    Proceedings of the 23rd Annual International Symposium on Computer Architecture     page: 213-224   1996

     More details

    Language:English  

  144. 非数値計算応用におけるプレディケート実行向け命令スケジューリング Reviewed

    1996年並列処理シンポジウムJSPP'96     page: 65-72   1996

     More details

    Language:Japanese  

  145. 並列性とサイクル時間評価による命令レベル並列処理マシンの性能比較 Reviewed

    1996年並列処理シンポジウムJSPP'96     page: 113-120   1996

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  146. 投機的実行を支援するアーキテクチャのハードウェア設計

    原哲也、安藤秀樹、中西知嘉子、中屋雅夫

    1995年並列/分散/協調処理に関する『別府』サマー・ワークショップ(SWoPP別府'95)、情報処理学会研究会報告   Vol. 95-ARC-113   page: 49-56   1995.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  147. パス選択によるソフトウェア・パイプライニング

    中西知嘉子、安藤秀樹、原哲也、中屋雅夫

    1995年並列/分散/協調処理に関する『別府』サマー・ワークショップ(SWoPP別府'95)、情報処理学会研究会報告   Vol. 95-HPC-57   page: 127-132   1995.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  148. プレディケート付き状態バッファリングによる投機的実行 Reviewed

    1995年並列処理シンポジウム     page: 107-114   1995

     More details

    Authorship:Lead author   Language:Japanese  

  149. * Unconstrained Speculative Execution with Predicated State Buffering Reviewed

    Proceedings of the 22nd Annual International Symposium on Computer Architecture     page: 126-137   1995

     More details

    Authorship:Lead author   Language:English  

  150. 分岐先バッファにおける分岐先情報の削減

    原哲也、安藤秀樹、中西知嘉子、中屋雅夫

    第49回情報処理学会全国大会講演論文集     page: 6-43   1994.9

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  151. 投機的実行を行なうマシンにおける例外処理方式

    安藤秀樹、中西知嘉子、原哲也、中屋雅夫

    1994年並列/分散/協調処理に関する『琉球』サマー・ワークショップ(SWoPP沖縄'94)、情報処理学会研究会報告   Vol. 94-ARC-107-13   page: 97-104   1994.7

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  152. 投機的実行のためのアーキテクチャ上の支援

    安藤秀樹、中西知嘉子、町田浩久、原哲也、中屋雅夫

    第1回「ハーパフォーマンス・コンピューティングとアーキテクチャ評価」に関する北海道ワークショップ(HOKKE-1)、情報処理学会研究会報告   Vol. 94-ARC-105-5   page: 33-40   1994.3

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  153. スーパスカラプロセッサSARCHのコードスケジューラ Reviewed

    電子情報通信学会論文誌(D-I)   Vol. J77-D,I   page: I/5,375-383   1994

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  154. スーパスカラ・プロセッサにおける分岐命令の並列実行

    原哲也、安藤秀樹、中西知嘉子、町田浩久、中屋雅夫

    情報処理学会研究会報告   Vol. 93-ARC-101-9   1993.8

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  155. Speculative Execution and Reducing Branch Penalty on a Superscalar Processor Reviewed

    IEICE Transaction of Electronics   Vol. E76-C ( 7 ) page: 1080-1093   1993

     More details

    Authorship:Lead author   Language:English   Publishing type:Research paper (scientific journal)  

  156. 1.5MLIPS40ビット推論プロセッサ Reviewed

    電子情報通信学会論文誌C-II   Vol. J76-C-II ( 1 ) page: 8-15   1993

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  157. Speculative Execution and Reducing Branch Penalty in a Parallel Issue Machine Reviewed

    Proceedings of International Conference on Computer Design     page: 106-113   1993

     More details

    Authorship:Lead author   Language:English  

  158. A VLSI Chip Set for a Large-Scale Parallel Inference Machine: PIM/m Reviewed

    IEEE Journal of Solid-State Circuits   Vol. 28 ( 3 ) page: 344-351   1993

     More details

    Language:English   Publishing type:Research paper (scientific journal)  

  159. スーパスカラ・プロセッサ - SARCH - のコード・スケジューラ

    中西知嘉子、安藤秀樹、町田浩久、中屋雅夫

    情報処理学会研究会報告   Vol. 92-ARC-96-5   page: 33-40   1992.10

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  160. A VLSI Chip Set for a Large Scale Parallel Inference Machine: PIM/m Reviewed

    H. Machida, H. Ando, K. Yasuda, K. Furutani, H. Nakashima, Y. Takeda, K. Nakajima, and M. Nakaya,

    Proceedings of the IEEE 1992 Custom Integrated Circuits Conference     page: 0.1.1-30.1.49   1992

     More details

    Language:English  

  161. スーパスカラ・プロセッサ - SARCH - の性能評価

    中西知嘉子、安藤秀樹、町田浩久、中屋雅夫

    情報処理学会研究会報告   Vol. 91-ARC-91-9   page: 69-76   1991.11

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  162. 論理型言語処理マイクロ プロセッサ

    安藤秀樹、町田浩久、中島浩、中屋雅夫

    電子情報通信学会研究会報告   Vol. ICD91-94   page: 29-35   1991.9

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  163. ブースティング及び命令キューを用いた遅延分岐方式によるスーパスカラ・プロセッサのアーキテクチャ

    安藤秀樹、中西知嘉子、中屋雅夫

    1991年並列/分散/協調処理に関する「大沼」サマー・ワークショップ(SWoPP大沼'91)、情報処理学会研究会報告   Vol. 91-ARC-89-5   page: 33-40   1991.7

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  164. スーパスカラ型整数パイプラインのアーキテクチャ

    安藤秀樹、池永知嘉子、中屋雅夫

    1991年電子情報通信学会春季全国大会     page: D-142   1991.3

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  165. A1.5 MLIPS 40-Bit AI Processor Reviewed

    Proceedings of the IEEE 1991 Custom Integrated Circuits Conference.     page: 1531-1534   1991

     More details

    Language:English  

  166. 動的なレジスタウィンドウ退避機能を持つRISCの機能設計

    池永知嘉子、安藤秀樹、中屋雅夫

    1990年電子情報通信学会秋季全国大会     page: D-77   1990.9

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  167. A Pipelined Microprocessor for Logic Programming Languages Reviewed

    Proceedings of International Conference on Computer Design     page: 355-359   1990

     More details

    Language:English  

  168. タップ位置可変波形等化器の一構成法

    町田浩久、安藤秀樹、桑原浩人、中屋雅夫、堀場康孝

    昭和63年度電子通信学会春季全国大会     page: C-262   1988.3

     More details

    Language:Japanese   Publishing type:Research paper (scientific journal)  

  169. A DSP Line Equalizer VLSI for TCM Digital Subscriber-Line Transmission Reviewed

    IEEE Journal of Solid-State Circuits   Vol. 23 ( 1 ) page: 118-123   1988

     More details

    Authorship:Lead author   Language:English   Publishing type:Research paper (scientific journal)  

  170. TCM加入者線伝送におけるディジタル信号処理型波形自動等化VLSI

    安藤秀樹、中屋雅夫、飯塚育夫、堀場康孝

    昭和62年度電子通信学会総合全国大会     page: 354   1987.3

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  171. A DSP Line Equalizer VLSI for TCM Digital Subscriber Line Transmission Reviewed

    Symposium on VLSI Circuits Digest of Technical Papers     page: 19-20   1987

     More details

    Authorship:Lead author   Language:English  

  172. √f等化、BT等化プロセッサの構成

    安藤秀樹、中屋雅夫、飯塚育夫、堀場康孝

    昭和61年度電子通信学会総合全国大会     page: 428   1986.3

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  173. 電子ビームメモリ用Si-MOSターゲットの記録特性

    安藤秀樹、栖原敏明、西原浩、小山次郎

    第43回応用物理学会学術講演会   Vol. 29a-L-9   1982.9

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

  174. 電子ビームメモリ用Si-MOSターゲットの記録特性

    安藤秀樹、栖原敏明、西原浩、小山次郎

    電子通信学会研究会報告   Vol. ED81-92   page: 1-8   1981.12

     More details

    Authorship:Lead author   Language:Japanese   Publishing type:Research paper (scientific journal)  

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Books 1

  1. 命令レベル並列 -プロセッサアーキテクチャとコンパイラ

    安藤秀樹( Role: Sole author)

    コロナ社  2005 

     More details

    Language:Japanese

Presentations 6

  1. SWQUE:優先度を修正するサーキュラー・キューを持ったモード切り替え発行キュー Invited

    安藤秀樹

    第19回情報科学技術フォーラム、トップコンファレンスセッション 

     More details

    Event date: 2020.9.1 - 2020.9.3

    Language:Japanese   Presentation type:Oral presentation (general)  

    Country:Japan  

  2. 低信頼分岐スライス命令の発行優先度を上げることによる性能向上 Invited

    安藤秀樹

    第18回情報科学技術フォーラム、トップコンファレンスセッション 

     More details

    Event date: 2019.9.3 - 2019.9.5

    Language:Japanese   Presentation type:Oral presentation (general)  

    Country:Japan  

  3. 命令レベル並列処理技術、1998年並列処理シンポジウム、1998年6月.

  4. 投機的実行はお好き?, 情報処理学会アーキテクチャ研究会, 1999年5月

  5. Future High-Speed Microprocessors, Panel Discussion, 1992 Symposium on VLIS Circuits, June 1992.

  6. ポストVLIW時代のマイクロプロセッサ像, 電子情報通信学会集積回路研究会, 1995年10月

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KAKENHI (Grants-in-Aid for Scientific Research) 6

  1. ムーアの法則破綻後のマイクロプロセッサの高性能化・低電力化に関する研究

    2020.04 - 2022.03

    科学研究費補助金  基盤研究(C)

      More details

    Authorship:Principal investigator 

  2. 高性能・低電力コンピュータの方式に関する研究

    2016.04 - 2018.03

    科学研究費補助金  基盤研究(C)

    安藤秀樹

      More details

    Authorship:Principal investigator 

  3. 高性能・低電力コンピュータの方式に関する研究

    2013.04 - 2015.03

    科学研究費補助金  基盤研究(C)

      More details

    Authorship:Principal investigator 

  4. 高性能コンピュータの方式に関する研究

    2010.04 - 2013.03

    科学研究費補助金  基盤研究(C)

      More details

    Authorship:Principal investigator 

  5. 高性能コンピュータの方式に関する研究

    2007.04 - 2010.03

    科学研究費補助金  基盤研究(C)

    安藤 秀樹

      More details

    Authorship:Principal investigator 

  6. 広域命令レベル並列によるマイクロプロセッサの高性能化に関する研究

    1998.04 - 2000.03

    科学研究費補助金  基盤研究(C)

    安藤秀樹

      More details

    Authorship:Principal investigator 

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Industrial property rights 61

  1. Clustered Superscalar Processor with Communication Control between Clusters

     More details

    Date applied:2005.3.3

    Patent/Registration no:7373485  Date registered:2008.5.13 

    Country of applicant:1  

  2. クラスタ化スーパスカラプロセッサ及びクラスタ化スーパスカラプロセッサにおけるクラスタ間通信制御方法

    安藤秀樹, 嶋田創, 望月厚志

     More details

    Date applied:2004.9.1

    Patent/Registration no:3906363  Date registered:2007.1.26 

    Country of applicant:1  

  3. Compiler for converting source program into object program having instruction with commit condition

     More details

    Date applied:1998.5.14

    Patent/Registration no:6035122  Date registered:2000.3.7 

    Country of applicant:1  

  4. Instruction cache memory apparatus with advanced read function that predicts whether to read out a next instruction block including an address register, a counter and a selector

     More details

    Date applied:1997.8.25

    Patent/Registration no:5940857  Date registered:1999.8.17 

    Country of applicant:1  

  5. Hideki Ando

     More details

    Date applied:1997.6.24

    Patent/Registration no:5918065  Date registered:1999.6.29 

    Country of applicant:1  

  6. System for monitoring power consumption of semiconductor devices

     More details

    Date applied:1997.6.12

    Patent/Registration no:6021502  Date registered:2000.2.1 

    Country of applicant:1  

  7. Pipelining device in a parallel processing apparatus and an instruction supplying method therefor

     More details

    Date applied:1997.2.13

    Patent/Registration no:5930520  Date registered:1999.7.27 

    Country of applicant:1  

  8. Parallel processing unit which processes branch instructions without decreased performance when a branch is taken

     More details

    Date applied:1996.1.30

    Patent/Registration no:5809294  Date registered:1998.9.15 

    Country of applicant:1  

  9. Compiler

     More details

    Date applied:1995.11.24

    Patent/Registration no:19549468  Date registered:1999.12.30 

    Country of applicant:1  

  10. System for speculatively executing instructions using multiple commit condition code storages with instructions selecting a particular storage

     More details

    Date applied:1995.11.1

    Patent/Registration no:5771377  Date registered:1998.6.23 

    Country of applicant:1  

  11. Microprocessor executing multiple register transfer operations with a single instruction with derivation of destination register numbers from source register

     More details

    Date applied:1995.2.7

    Patent/Registration no:5684983  Date registered:1997.11.4 

    Country of applicant:1  

  12. 先行読出機能付キャッシュメモリ

    中西知嘉子, 安藤秀樹

     More details

    Date applied:1995.1.12

    Patent/Registration no:3590427  Date registered:2004.8.27 

    Country of applicant:1  

  13. 命令処理装置

    安藤秀樹

     More details

    Date applied:1994.11.30

    Patent/Registration no:3494489  Date registered:2003.11.21 

    Country of applicant:1  

  14. Method and system for invalidating instructions utilizing validity and write delay flags in parallel processing apparatus

     More details

    Date applied:1994.9.22

    Patent/Registration no:5522084  Date registered:1996.5.28 

    Country of applicant:1  

  15. Parallel processing with improved instruction misalignment detection

     More details

    Date applied:1994.9.19

    Patent/Registration no:5504923  Date registered:1996.4.2 

    Country of applicant:1  

  16. System for committing execution results when branch conditions coincide with predetermined commit conditions specified in the instruction field

     More details

    Date applied:1994.9.12

    Patent/Registration no:5761467  Date registered:1998.6.2 

    Country of applicant:1  

  17. Pipelining device in a parallel processing apparatus and an instruction supplying method therefor

     More details

    Date applied:1994.9.6

    Patent/Registration no:5619730  Date registered:1997.4.8 

    Country of applicant:1  

  18. Superscalar processor with direct result bypass between execution units having comparators in execution units for comparing operand and result addresses and activating results bypassing

     More details

    Date applied:1994.4.7

    Patent/Registration no:5636353  Date registered:1997.6.3 

    Country of applicant:1  

  19. Arithmetic and logic processor and operating method therefor

     More details

    Date applied:1993.8.16

    Patent/Registration no:5388235  Date registered:1995.2.7 

    Country of applicant:1  

  20. Parallelverarbeitungseinheit und Verfahren dafur

     More details

    Date applied:1992.7.10

    Patent/Registration no:4244924  Date registered:1999.2.11 

    Country of applicant:1  

  21. Verfahren und Anordnung fur eine Ver-zweigungs-befehlsverarbeitung in einer Parallelverarbeitung-seinheit

     More details

    Date applied:1992.7.10

    Patent/Registration no:4222776  Date registered:1998.12.3 

    Country of applicant:1  

  22. Parallel-prozessor und Betriebs-verfahren eines solchen

     More details

    Date applied:1992.7.7

    Patent/Registration no:4222275  Date registered:1995.12.21 

    Country of applicant:1  

  23. Parallel-computer

     More details

    Date applied:1992.6.5

    Patent/Registration no:4218622  Date registered:1996.10.10 

    Country of applicant:1  

  24. Boosting method and apparatus in a parallel computer

     More details

    Date applied:1992.5.15

    Patent/Registration no:5396640  Date registered:1995.3.7 

    Country of applicant:1  

  25. Address translator having a high speed data comparator

     More details

    Date applied:1992.4.29

    Patent/Registration no:5386528  Date registered:1995.1.31 

    Country of applicant:1  

  26. Verfahren und Vorrichtung zum Ungultig-machen von Befehlen in Geraten mit Parallel-verarbeitung

     More details

    Date applied:1991.10.17

    Patent/Registration no:4134392  Date registered:1996.6.5 

    Country of applicant:1  

  27. Vorrichtung und Verfahren zum Befehlszu-fuhren in Geraten mit Parallel-verarbeitung

     More details

    Date applied:1991.10.17

    Patent/Registration no:4134387  Date registered:1996.3.23 

    Country of applicant:1  

  28. Semiconductor integrated circuit device

     More details

    Date applied:1991.10.3

    Patent/Registration no:5225720  Date registered:1993.7.6 

    Country of applicant:1  

  29. 並列演算処理装置

    安藤秀樹

     More details

    Date applied:1991.7.12

    Patent/Registration no:2875909  Date registered:1999.1.14 

    Country of applicant:1  

  30. 並列演算処理装置

    安藤秀樹

     More details

    Date applied:1991.7.5

    Patent/Registration no:2779557  Date registered:1998.5.15 

    Country of applicant:1  

  31. Data comparator for comparing plural-bit data at higher speed

     More details

    Date applied:1991.1.22

    Patent/Registration no:5130692  Date registered:1992.7.14 

    Country of applicant:1  

  32. 並列処理装置

     More details

    Date applied:1990.10.17

    Patent/Registration no:2535252  Date registered:1996.6.27 

    Country of applicant:1  

  33. 並列処理装置における命令供給装置

    安藤秀樹

     More details

    Date applied:1990.10.17

    Patent/Registration no:2532300  Date registered:1996.6.27 

    Country of applicant:1  

  34. Arithmetic and logic processor and operating method therefor

     More details

    Date applied:1990.5.30

    Patent/Registration no:5276820  Date registered:1994.1.4 

    Country of applicant:1  

  35. 半導体集積回路装置

    町田浩久, 安藤秀樹

     More details

    Date applied:1990.2.5

    Patent/Registration no:2772696  Date registered:1998.4.24 

    Country of applicant:1  

  36. Register window system for reducing the need for overflow-write by prewriting registers to memory during times without bus contention

     More details

    Date applied:1989.12.13

    Patent/Registration no:5233691  Date registered:1993.8.3 

    Country of applicant:1  

  37. Integrated circuit device for orthogonal transformation of two-dimensional discrete data and operating method thereof

     More details

    Date applied:1989.8.9

    Patent/Registration no:4933892  Date registered:1990.6.12 

    Country of applicant:1  

  38. 演算処理装置

    池永知嘉子, 安藤秀樹

     More details

    Date applied:1989.7.5

    Patent/Registration no:2655191  Date registered:1997.5.30 

    Country of applicant:1  

  39. 集積回路装置

    中屋雅夫, 安藤秀樹

     More details

    Date applied:1989.3.7

    Patent/Registration no:1995923  Date registered:1995.12.8 

    Country of applicant:1  

  40. Time interleaved analog-digital converter and a method for driving the same

     More details

    Date applied:1988.11.22

    Patent/Registration no:4968988  Date registered:1990.11.6 

    Country of applicant:1  

  41. 二次元離散デ-タ直交変換用集積回路装置

    Masao Nakaya, Hideki Ando

     More details

    Date applied:1988.10.4

    Patent/Registration no:2666411  Date registered:1997.6.27 

    Country of applicant:1  

  42. Terminal equipment identifier controlling circuit

     More details

    Date applied:1988.8.22

    Patent/Registration no:4879715  Date registered:1989.11.7 

    Country of applicant:1  

  43. Endgerat-ldentifizierung-Steuer-schaltung

     More details

    Date applied:1988.8.19

    Patent/Registration no:3828289  Date registered:1993.6.9 

    Country of applicant:1  

  44. Adressiereinheit

     More details

    Date applied:1988.2.18

    Patent/Registration no:3804956  Date registered:1994.9.29 

    Country of applicant:1  

  45. Light-actuated super-conducting integrated circuit device

     More details

    Date applied:1988.2.17

    Patent/Registration no:4847514  Date registered:1989.7.11 

    Country of applicant:1  

  46. Arithmetic unit with alternate mark inversion(AMI) coding

     More details

    Date applied:1987.12.8

    Patent/Registration no:4860235  Date registered:1989.8.22 

    Country of applicant:1  

  47. Clock signal generator

     More details

    Date applied:1987.10.28

    Patent/Registration no:4866310  Date registered:1989.9.12 

    Country of applicant:1  

  48. Arithmetische Einheit zum Ausfuhren eine alternatierenden Markierungs-inversions(AMI)-Kodierung

     More details

    Date applied:1987.10.20

    Patent/Registration no:3735395  Date registered:1989.1.26 

    Country of applicant:1  

  49. Arithmetic and logic unit with prior state dependent logic operations

     More details

    Date applied:1987.4.27

    Patent/Registration no:4821225  Date registered:1989.4.11 

    Country of applicant:1  

  50. Arithmetik-Logik-Einheit

     More details

    Date applied:1987.3.24

    Patent/Registration no:3709675  Date registered:1989.3.16 

    Country of applicant:1  

  51. Integrierte Schaltung mit hohem Integrationsgrad

     More details

    Date applied:1987.3.20

    Patent/Registration no:3716868  Date registered:1989.9.26 

    Country of applicant:1  

  52. Betriebseinheit fur Arithmetik und Logik

     More details

    Date applied:1987.1.26

    Patent/Registration no:3702204  Date registered:1988.12.15 

    Country of applicant:1  

  53. 算術演算装置

    近藤晴房, 安藤秀樹

     More details

    Date applied:1986.12.10

    Patent/Registration no:2081981  Date registered:1996.8.23 

    Country of applicant:1  

  54. Processeur de traitement de sig nal mumrique comportant plusieurs multiplicateurs

     More details

    Date applied:1986.10.23

    Patent/Registration no:8614724  Date registered:1993.8.20 

    Country of applicant:1  

  55. Digital signal processor with parallel multipliers

     More details

    Date applied:1986.10.21

    Patent/Registration no:4771379  Date registered:1988.9.13 

    Country of applicant:1  

  56. Digitaal/analoog-omzetter

     More details

    Date applied:1986.4.16

    Patent/Registration no:4695826  Date registered:1993.10.2 

    Country of applicant:1  

  57. Digital-Analog-Wandler

     More details

    Date applied:1986.4.15

    Patent/Registration no:3612693  Date registered:1988.10.6 

    Country of applicant:1  

  58. High accuracy digital-to-analog converter having symmetrical current source switching

     More details

    Date applied:1986.4.11

    Patent/Registration no:1259705  Date registered:1989.9.19 

    Country of applicant:1  

  59. High accuracy digital-to-analog converter having symmetrical current source switching

     More details

    Date applied:1986.4.7

    Patent/Registration no:4695826  Date registered:1987.9.22 

    Country of applicant:1  

  60. シフトレジスタ

    中林竹雄, 安藤秀樹

     More details

    Date applied:1985.10.29

    Patent/Registration no:1679737  Date registered:1992.7.13 

    Country of applicant:1  

  61. デイジタルアナログコンバ-タ

    安藤秀樹, 三木隆博

     More details

    Date applied:1985.4.17

    Patent/Registration no:1744298  Date registered:1993.3.25 

    Country of applicant:1  

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